集成电路后端设计流程精选(九篇)

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第1篇：集成电路后端设计流程范文

关键词：电子科学与技术；集成电路设计；平台建设；IC产业

中图分类号：G642 文献标志码：A 文章编号：1674-9324（2014）08-0270-03

国家教育部于2007年正式启动了高等学校本科教学质量与教学改革工程（简称“质量工程”），其建设的重要内容之一就是使高校培养的理工科学生具有较强的实践动手能力，更好地适应社会和市场的需求[1]。为此，我校作为全国独立学院理事单位于2007年6月通过了ISO2000：9001质量管理体系认证[2]，同时确立了“质量立校、人才强校、文化兴校”三大核心战略，深入推进内涵式发展，全面提高人才培养质量。对于质量工程采取了多方面多角度的措施：加强教学改革项目工程；鼓励参加校内学生创新项目立项，（大学生创新基金项目）；积极参加国家、省级等电子设计大赛；有针对性地对人才培养方案进行大幅度的调整，增大课程实验学时，实验学时占课程的比例从原来的15%提高到25%以上，并且对实验项目作了改进，提高综合性和设计性实验的比重；同时增加专业实践课程，强调学生的应用能力和创新能力；课程和毕业设计更注重选题来源，题目比以前具有更强的针对性，面向专业，面向本地就业市场。不仅如此，学院还建立了创业孵化中心、建立了实验中心等。通过这些有效的措施，努力提高学生的综合素质、创新和应用能力。除了学校对电子信息类专业整体进行统筹规划和建设外，各个二级学院都以“质量工程”建设为出发点和立足点，从专业工程的角度出发，努力探索各个专业新的发展思路和方向。由于集成电路设计是高校电子科学与技术、微电子学等相关专业的主要方向，因此与之相关的课程和平台建设成为该专业工程探索的重点。通过对当前国内外高校该专业方向培养方案分析，设置的课程主要强调模拟/数字电路方向，相应的课程体系为此服务，人才培养方案设置与之相对应的理论和实践教学体系；同时建立相应的实习、实践教学平台。由此，依据电子科学与技术专业的特点，结合本专业学生的层次和专业面向，同时依据本地的人才需求深度和广度，对以往的人才培养方案进行革新，建立面向中山IC产业的集成电路设计专业应用型的设计平台。另外，从课程体系出发，强化IC设计的模拟集成电路后端版图设计和验证，使学生在实践教学环节中得到实际的训练。通过这些改革既可有效地帮助学生迅速融入IC设计业，也为进入IC制造行业提高层次到新高度。

一、软件设计平台在集成电路设计业的重要性

自从1998年高等学校扩大招生以来，高校规模发展很快，在校大学生的人数比十五年前增长了10倍。高校的基础设施和设备的投入呈现不断增长的趋势，学校的办学条件不断改善，同时，各个高校对实验室的建设也在持续增大，然而在实验室建设的过程中，尽管投入的资金量在不断增大，但出现的现象是重视专业仪器和设备的投入，忽视专业设计软件的购置，这可能是由于长期以来形成的重有形实体、轻无形设计软件，然而这种意识给专业发展必将带来不利影响。对于IC专业来说，该专业主要面向集成电路的生产、测试和设计，其中集成电路设计业是最具活力、最有增长效率的一块，即使是在国际金融危机的2009年，中国的IC设计业不仅没有像半导体行业那样同比下降10%，反而逆势增长9.1%；在2010年，国际金融危机刚刚缓和，中国IC设计业的同比增速又快速攀升到45%；2011年全行业销售额为624.37亿元，2012年比2012年增长8.98%达到680.45亿元，集成电路行业不仅增长速度快，发展前景好，而且可以满足更多的高校学生就业和创业。为了满足IC设计行业的要求，必须建设该行业需求的集成电路软件设计平台。众所周知集成电路行业制造成本相对较高，这就要求设计人员在设计电路产品时尽量做到一次流片成功，而要实现这种目标需要建设电路设计验证的平台，即集成电路设计专业软件设计平台。通过软件平台可以实现：电路原理拓扑图的构建及参数仿真和优化、针对具体集成电路工艺尺寸生产线的版图设计和验证、对版图设计的实际性能进行仿真并与电路原理图仿真对照、提供给制造厂商具体的GDSII版图文件。软件平台实际上已经达到验证的目的，因此，对于集成电路设计专业的学生或工作人员来说，软件设计平台的建设特别重要，如果没有软件设计平台也就无法培养出真正的IC设计人才。因此，在培养具有专业特色的应用型人才的号召下，学院不断加大实验室建设[3]，从电子科学与技术专业角度出发，建设IC软件设计平台，为本地区域发展和行业发展服务。

二、建设面向中山本地市场IC应用平台

近年来，学校从自身建设的实际情况出发，减少因实验经费紧张带来的困境，积极推动学院集成电路设计专业方向的人才培养。教学单位根据集成电路设计的模块特点确定合适的软件设计平台，原理拓扑图的前端电路仿真采用PSPICE软件工具，熟悉电路仿真优化过程；后端采用L-EDIT版图软件工具，应用实际生产厂家的双极或CMOS工艺线来设计电路的版图，并进行版图验证。这种处理方法虽然暂时性解决前端和后端电路及版图仿真的问题，但与真正的系统设计集成电路相对出入较大，不利于形成IC的系统设计能力。2010年12月国家集成电路设计深圳产业化基地中山园区成立，该园区对集成电路设计人才的要求变得非常迫切，客观上推进了学院对IC产业的人才培养力度，建立面向中山IC产业的专业应用型设计平台变得刻不容缓[4]，同时，新的人才培养方案也应声出台，促进了具有一定深度的教学改革。

1.软件平台建设。从目前集成电路设计软件使用的广泛性和系统性来看，建设面向市场的应用平台，应该是学校所使用的与实际设计公司或其他单位的软件一致，使得所培养的IC设计人才能与将来的就业工作实现无缝对接，从而提高市场对所培养的集成电路设计人才的认可度，同时也可大大提高学生对专业设计的能力和信心[5]。遵循这个原则，选择Cadence软件作为建设平台设计软件，这不仅因为该公司是全球最大的电子设计技术、程序方案服务和设计服务供应商，EDA软件产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC综合及布局布线，模拟、混合信号及射频IC设计，全定制集成电路设计，IC物理验证，PCB设计和硬件仿真建模，而且通过大学计划合作，可以大幅度的降低购置软件所需资金，从而从根本上解决学校实验室建设软件费用昂贵的问题。另外，从中山乃至珠三角其他城市的IC行业中，各个单位都普遍采用该系统设计软件，而且选用该软件更有利于刚刚起步的中山集成电路设计，也更加有利于该产业的标准化和专业化，乃至进一步的发展和壮大。

2.针对中山IC产业设计。定位于面向本地产业的IC应用型人才，就必须以中山IC产业为培养特色人才的出发点。中山目前有一批集成电路代工生产和设计的公司，主要有中山市奥泰普微电子有限公司、芯成微电子公司、深电微电子科技有限公司、木林森股份有限公司等，能进行IC设计、工艺制造和测试封装，主要生产功率半导体器件和IC、应用于家电等消费电子、节能照明等。日前奥泰普公司的0.35微米先进工艺生产线预计快速投产，该单位的发展对本地IC人才需求有极大的推动力，推动学生学习微电子专业的积极性，而这些也有力地支持本地IC企业的长远发展。因此，建立面向本地集成电路产业的软件设计平台，有利于专业人才的培养、准确定位，并形成了本地优势和特色。

3.教学实践改革。为了提高人才培养质量，形成专业特色，必须对人才培养方案进行修改。在人才培养方案中通过增加实践教学环节的比例，实验项目中除了原有验证性的实验外、还增加了综合性或设计性的实验，这种变化将有助于学生从被动实验学习到主动实验的综合和设计，提高学生对知识的灵活运用和动手能力，从而为培养应用型的人才打下良好的基础。除此之外，与集成电路代工企业及芯片应用公司建立合作关系。学生在学习期间到这些单位进行在岗实习和培训，可以将所学的专业理论知识应用于实际生产当中去，形成无缝对接；而从单位招聘人才角度上来说，可以节约人力资源培训成本，招到单位真正需要的岗位人才。因此，合作双方在找到相互需求的基础上，形成有效的合作机制。①课程改革。针对独立学院培养应用型人才的特点，除了培养方案上增加多元化教育课程之外，主要是强调实践教学的改革，增加综合实验课程，如：《现代电子技术综合设计》计32学时、《微电子学综合实验》计40学时、《EDA综合实验》为32学时、《集成电路设计实验》为40学时，其相应的课程学时数从以验证性实验为主的16个学时，增加到现在32学时以上的带有综合性或设计性实验的综合实践课程。这种变化不仅是实践教学环节的课时加大，而且是实验项目的改进，也是实践综合能力的增强，有利于学生形成专业应用能力。②与单位联合的IC设计基地。IC设计基地主要立足于两个方面：一是立足于本地IC企业或设计公司；二是立足于IC代工和集成电路设计应用。前者主要利用本地资源就近的优势，学生参观、实习都比较方便，同时也有利于学校与用人单位之间的良好沟通，提高双方的认可度和赞同感。如：中山市奥泰普微电子有限公司、木林森股份有限公司等。后者从生产角度和设计应用出发，带领学生到IC代工企业参观，初步了解集成电路的生产过程，企业的架构、规划和发展远景。也可根据公司的人才需要，选派部分学生到公司在岗实习[6]。如：深圳方正微电子有限公司、广州南科集成电子有限公司等。通过这些方式不仅可以增强学生对专业知识的应用能力，而且有利于学生对IC单位的深入了解，为本校专业应用型人才找到一种行之有效的就业之路。

三、集成电路设计平台的实效性

从2002年创办电子科学与技术专业以来，学校特别重视集成电路相关的实验室建设。从初期的晶体管器件和集成块性能测量，硅片的少子寿命、C-V特性、方阻等测量，发展到探针台的芯片级的性能测试，在此期间为了满足更多的学生实验、兴趣小组和毕业设计的要求，微电子实验室的已经过三次扩张和升级，其建设规模和实验水平得到了大幅度的提升。另外，为培养本科学生集成电路的设计能力，提高应用性能力，学校还建立了集成电路CAD实验室，以电路原理图仿真设计为重点，着重应用L-Edit版图软件工具，进行基本的集成电路版图设计及验证，对提升学生集成电路设计应用能力取得了一定的效果。目前，为了大力提高本科教学质量，提升办学水平，重点对实践课程和IC软件设计平台进行了改革。学校开设了专门实践训练课程，如：集成电路设计实验。从以前的16学时课内验证设计实验提升为32学时独立的集成电路设计实验实践课程，内容从以验证为主的实验转变为以设计和综合为主的实验，整体应用设计水平进行了大幅度的提升，有利于培养学生的应用和动手能力。不仅如此，对集成电路的设计软件也进行了升级，从最初的用Pspice和Hspice软件进行电路图仿真，L-Edit软件工具的后端版图设计，升级为应用系统的专业软件平台设计工具Cadence进行前后端的设计仿真验证等，并采用开放实验室模式，使得学生的系统设计能力得到一定程度的提升，提高了系统认识和项目设计能力。通过IC系统设计软件平台的建设和实践教学课程改革，使得学生对电子科学与技术专业的性质和内容了解更加全面，对专业知识学习的深度和广度也得到进一步提高，从而增强了专业学习的兴趣，提高了自信心。此外，其他专业的学生也开始转到本专业，从事集成电路设计学习，并对集成电路流片产生浓厚的兴趣。除此之外，学生利用自己在外实践实习的机会给学校引进研究性的开发项目，这些都为本专业的发展形成很好的良性循环。在IC设计平台的影响下，本专业继续报考硕士研究生的学生特别多，约占学生比例的45%左右。经过这几年的努力，2003、2004、2005、2006级都有学生在硕士毕业后分别被保送或考上电子科技大学、华南理工大学、复旦大学、香港城市大学的博士。从这些学生的反馈意见了解到，他们对学校在IC设计平台建设评价很高，对他们进一步深造起到了很好的帮助作用。不仅如此，已经毕业在本行业工作的学生也对IC设计平台有很好的评价：通过该软件设计平台不仅熟悉了集成电路设计的工艺库、集成电路工艺流程和相应的工艺参数，而且也熟悉版图的设计，这对于从事IC代工工作起到很好的帮助作用。现在已经有多届毕业的学生在深圳方正微电子公司、中山奥泰普微电子有限公司工作。另外，还有许多学生从事集成电路应用设计工作，主要分布于中山LED照明产业等。

通过IC软件设计平台建设，配合以实践教学改革，使得学生所学理论知识和实际能力直接与市场实现无缝对接，培养了学生的创新意识和实践动手能力，增强了学生的自信心。另外，利用与企业合作的生产实习，可以使得学生得到更好的工作锻炼，为将来的工作打下良好的基础。实践证明，建设面向中山IC产业的集成电路设计实践教学平台，寻求高校与公司更紧密的新的合作模式，符合我校人才培养发展模式方向，对IC设计专业教学改革，培养满足本地区乃至整个社会的高素质应用型人才，具有特别重要的作用。

参考文献：

[1]许晓琳，易茂祥，王墨林.适应“质量工程”的IC设计实践教学平台建设[J].合肥工业大学学报（社会科学版），2011，25（4）：[129-132.

[2]胡志武，金永兴，陈伟平，等.上海海事大学质量管理体系运行的回顾与思考[J].航海教育研究，2009，（1）：16-20.

[3]毛建波，易茂祥.微电子学专业实验室建设的探索与实践[J].实验室研究与探索，2005，24（12）：118-126.

[4]鞠晨鸣，徐建成.“未来工程师”能力的集中培养大平台建设[J].实验室研究与探索，2010，29（4）：158-161.

[5]袁颖，董利民，张万荣.微电子技术实验教学平台的构建[J].电气电子教学学报，2009，（31）：115-117.

[6]王瑛.中低技术产业集群中企业产学研合作行为研究[J].中国科技论坛，2011，（9）：56-61.

第2篇：集成电路后端设计流程范文

关键词：版图设计；九天EDA系统；D触发器

Full-Custom Layout Design Based on the Platform

of Zeni EDA System

YANG Yi-zhong , XIE Guang-jun, Dai Cong-yin

（Dept. of Applied Physics, Hefei University of Technology, Hefei 230009, China）

Abstract: Layout of D flip-flop based on some basic units such as inverter has been designed by using platform of Zeni EDA software system produced by China Integrated Circuit Design Center, adopting 0.6um Si-gate CMOS process, following a full-custom IC design flow of back-end, i.e. the construction of basic cell libraries, placement & routing and then layout verification, which is used for data collection unit. Layout design technique about elementary logic gate of digital circuit has been discussed in detail. The layout has been used in an IC. The result shows that design using Zeni EDA software system satisfies design requirement exactly.

Key words: layout design; Zeni EDA system; D flip-flop

1引言

集成电路（Integrated Circuit，IC）把成千上万的电子元件包括晶体管、电阻、电容甚至电感集成在一个微小的芯片上。集成电路版图设计的合理与否、正确与否直接影响到集成电路产品的最终性能[1]。目前，集成电路版图设计的EDA （ Electronic Design Automation）工具较多，但主流的集成电路版图设计的EDA工具价格昂贵，而我国自主开发的九天EDA系统，具有很高的性价比，为我们提供了理想的集成电路设计工具。

2基本概念

2.1 版图

版图是将三维的立体结构转换为二维平面上的几何图形的设计过程，是一组相互套合的图形，各层版图相应于不同的工艺步骤，每一层版图用不同的图案来表示。它包括了电路尺寸、各层拓扑定义等器件的相关物理信息，是设计者交付给代工厂的最终输出。

2.2 版图设计

它将电路设计中的每一个元器件包括晶体管、电阻、电容等以及它们之间的连线转换成集成电路制造所需要的版图信息。主要包括图形划分、版图规划、布局布线及压缩等步骤[2]。版图设计是实现集成电路制造的必不可少的环节，它不仅关系到集成电路的功能是否正确，而且会在一定程度上影响集成电路的性能、面积、成本与功耗及可靠性等[3]。版图设计是集成电路从设计走向制造的桥梁。

2.3 集成电路版图实现方法

集成电路版图实现方法可以分为全定制（Full-Custom）设计和半定制（Semi-Custom）设计[4]。半定制设计方法包括门阵列设计方法、门海设计方法、标准单元设计方法、积木块设计方法及可编程逻辑器件设计方法等。全定制设计方法是利用人机交互图形系统，由版图设计人员从每一个半导体器件的图形、尺寸开始设计，直至整个版图的布局和布线。全定制设计的特点是针对每一个元件进行电路参数和版图参数的优化，可以得到最佳的性能以及最小的芯片尺寸，有利于提高集成度和降低生产成本。随着设计自动化的不断进步，全定制设计所占比例逐年下降[5]。

3九天EDA系统简介

华大电子推广的应用的九天EDA系统是我国自主研发的大规模集成电路设计EDA工具，与国际上主流EDA系统兼容，支持百万门级的集成电路设计规模，可进行国际通用的标准数据格式转换，它已经在商业化的集成电路设计公司以及东南大学等国内二十多所高校中得到了应用，特别是在模拟和高速集成电路的设计中发挥了作用，成功开发出了许多实用的集成电路芯片[6]。其主要包括下面几个部分[7]：ZeniSE（ Schematic Editor）原理图编辑工具，它可以进行EDIF格式转换，支持第三方的Spice仿真嵌入； ） ZeniPDT （ Physical Design Tool）版图编辑工具；它能提供多层次、多视窗、多单元的版图编辑功能，同时能够支持百万门规模的版图编辑操作；ZeniVERI （ Physical Design Verification Tools）版图验证工具它可以进行几何设计规则检查（DRC） 、电学规则检查（ ERC） 及逻辑图网表和版图网表比较（LVS）等。

版图设计用到的工具模块是ZeniPDT，它具备层次化编辑和在线设计规则检查能力，并提供标准数据写出接口。其设计流程如图1所示[8]，

4设计实例

任何一个CMOS数字电路系统都是由一些基本的逻辑单元（非门、与非门、或非门等）组成，而基本单元版图的设计是基于晶体管级的电路图设计的。因而在版图设计中，主要涉及到如何设计掩膜版的形状、如何排列晶体管、接触孔的位置的安排以及信号引线的位置安排等。以下以一个用于数据采集的D触发器为例进行设计。

4.1 D触发器电路图及工作原理

D触发器电路图，如图2所示，此电路图是通过九天EDA系统工具的ZSE模块构建的，其基本工作原理是：首先设置CLB=1。当时钟信号CLK=0时，DATA信号通过导通的TG1进入主寄存器单元，从寄存器由于TG4的导通而形成闭合环路，锁存原来的信号，维持输出信号不变。当CLK从0跳变到1时，主寄存器单元由于TG2的导通而形成闭合回路，锁存住上半拍输入的DATA信号，这个信号同时又通过TG3经一个与非门和一个反相器到达Q端输出。当CLK再从1跳变到0时，D触发器又进入输入信号并锁存原来的输出状态。对于记忆单元有时必须进行设置，电路中的CLB信号就担当了触发器置0 的任务。当CLB=0时，两个与非门的输出被强制置到1，不论时钟处于0还是1，输出端Q均被置为0。

4.2 D触发器子单元版图设计

图2所示的D触发器由五个反相器、两个与非门、两个传输门和两个钟控反相器组成。选择适当的逻辑门单元版图，用这些单元模块构成D触发器。

对于全定制的集成电路版图设计，需要工作平台，包括设计硬件、设计使用的EDA软件以及版图设计的工艺文件和规则文件。此D触发器的设计硬件是一台SUN Ultra10工作站，设计软件是九天EDA系统，采用0.6um硅栅CMOS工艺。

CMOS反相器是数字电路中最基本单元，由一对互补的MOS管组成。上面为PMOS管（负载管），下面为NMOS管（驱动管）。由反相器电路的逻辑“非”功能可以扩展出“与非”、“或非”等基本逻辑电路，进而得到各种组合逻辑电路和时序逻辑电路。

在电路图中，各器件端点之间所画的线表示连线，可以用两条线的简单交叉来表示。但对于具体的物理版图设计，必须关心不同连线层之间物理上的相互关系。在硅CMOS工艺中，不能把N型和 P型扩散区直接连接。因此，在物理结构上必须有一种实现简单的漏极之间的连接方法。例如，在物理版图中至少需要一条连线和两个接触孔。这条连线通常采用金属线。可得如图3（a）所示的反相器的局部的符号电路版图。同理，可以通过金属线和接触孔制作MOS管源端连接到电源VDD和地VSS的简单连线，如图3（b）所示。电源线和地线通常采用金属线，栅极连接可以用简单的多晶硅条制作。图3（c）给出了最后的符号电路版图。

通过九天版图设计工具绘制的反相器版图如图4所示。其他基本单元的版图可依此建立。

4.3 D触发器版图设计

先建立一个名为DFF的库，然后把建立的各个单元版图保存在DFF库中，同时在库中建立名为dff的新单元。调用各子单元，并进行相应D触发器的版图布局，接着就是单元间的连线。主要用到的层是金属1、金属2和多晶硅进行连接布线。接触孔是用来连接有源区和金属1，通孔用来连接金属1和金属2，多晶硅和多晶硅以及相同层金属之间可以直接连接。版图设计完成后，再利用版图验证工具ZeniVERI对该版图进行了版图验证。最后，经过验证后D触发器的版图如图5所示。

5结语

在分析CMOS 0.6um设计规则和工艺文件后，采用九天EDA系统，以D触发器为例进行了版图设计。实践表明，九天EDA系统工具具有很好的界面和处理能力。该版图已用于相关芯片的设计中，设计的D触发器完全符合设计要求。

参考文献

[1] Chen A, Chen V, Hsu C. Statistical multi-objective optimization and its application to IC layout design for E-tests[C]. 2007 International Symposium on Semiconductor Manufacturing, ISSM - Conference Proceedings, 2007, 138-141.

[2] 程未, 冯勇建, 杨涵. 集成电路版图（layout） 设计方法与实例[J]. 现代电子技术, 2003, 26 （3） : 75-78.

[3] 王兆勇, 胡子阳, 郑杨. 自动布局布线及验证研究[J]. 微处理机, 2008,1:3132.

[4] 王志功, 景为平. 集成电路设计技术与工具[M]. 南京:东南大学出版社, 2007:6-11.

[5] Jan M. Rabaey, Anantha Chandrakasan, Borivoje Nikolic. 周润德译. 数字集成电路――电路、系统与设计（第二版）[M], 北京:电子工业出版社, 2006, 48-51.

[6] 易茂祥, 毛剑波, 杨明武等. 基于华大EDA软件的实验教学研究[J]. 实验科学与技术, 2006, 5:71-72.

[7] China Integrated Circuit Design Center. Zeni Manual Version 3.2, 2004.

[8] 施敏, 徐晨. 基于九天EDA系统的集成电路版图设计[J]. 南通工学院学报（自然科学版） , 2004, 3 （4）:101-103.

第3篇：集成电路后端设计流程范文

PDFSolutions公司近日在上海开办分公司，二十多位工程师将为中国的半导体业提供集成电路芯片良率提升的技术服务。PDFSolutions致力于帮助全球半导体厂商在各种先进工艺技术中提高芯片可制造性和良率，该公司总裁兼CEO John Kibman表示，“作为全球提高良率、可制造力技术和服务的领先者，PDF感到很荣幸能为中国的客户提供本地化快速服务，设立该分公司可以让中国半导体业借此机会了解我们为本地客户提供服务的承诺和决心。在初期阶段，上海分公司将成为PDFCV测试芯片数据分析中心。这一杰出的团队将以PDF十多年长期研究、开发的经验为基础，帮助集成电路制造商们加速良率和制造力的提升。”

PDF Solutions专注于工艺设计集成和IC制造服务，该公司始建于1991年，前身为美国Carnegie Mellon大学SEMATCH的快速良率学习研究中心。目前总部位于美国加州硅谷，约有300名员工，分布在美国、日本、德国、意大利和现在中国上海PDF各分公司。PDF Solutions能促使半导体厂商提供更完美的IC设计和制造工艺，从而提高制造的容易度。经由模拟深亚微米设计和工艺之间的相互影响，PDFSolutions能协助客户缩短产品上市时间，提升芯片良率和提高产品的可靠性。

PDF自主研究、开发了一整套用于提高可制造性的专利系统，包括经验建模、仿真及其他一系列相关专门技术。由我们专家、工程师们组成的咨询小组应用这一系统帮助我们的客户将芯片设计与工艺生产更加完善地结合起来(工艺一设计集成)。客户因此可以在更短的时间内更快地提升良率，缩短至量产时间及降低芯片的制造成本。目前半导体己经由亚微米向深亚微米技术过渡，在制造工艺由130hm、90nm发展到65nm甚至45nm时，如何提高良率已经变得越来越突出。产业权威人士认为，在90nm工艺时，设计流程对于制造环节的影响开始凸现，但进入65nm后问题更加突出，如何保证产品在设计流程中满足可制造性(Design-for-Manufacturing，DFM)的要求，需要EDA工具供应商和后端制造厂商和服务商的共同努力。为此，PDF Solutions与Cadence公司宣布达成合作意向，双方将在可制造性设计技术和产品领域进行合作，以提高IC制造能力、成品率和可靠性。

Cadence总裁兼首席执行官MikeFister介绍说：“随着工艺尺寸向65纳米及更低的几何级别发展，单靠设计或制造的过程，都无法达到更高的成品率和可靠性目标，作为IC设计和成品率提升领域的领导者，Cadence和PDFSolutions将会开发一个DFM架构蓝图，并合作提供强大解决方案，以使客户提升制造能力，并提高其最具挑战性IC产品的成品率和可靠性。”PDFSolutions总裁兼首席执行官JohnKibadan认为：“PDFSolutions已经利用其专有的Characterization Vehicle测试芯片基础架构中抽取的数据开发出多种成品率模型，并且这基础架构已被全球顶尖芯片及系统公司用于生产制造。我们相信PDFSolutions成品率模型与Cadence设计及验证解决方案的结合，将会让我们的客户能够策略性地管理和执行DFM及成品率提升计划，并贯穿于从IC设计到硅制造的全过程，为他们提供了极强的竞争优势。”

为了在有效控制成本的前提下提高可靠IC产品的成品率，在所有的设计阶段和制造流程中都必须无缝地考虑成品率的影响。PDF Solutions与Cadence计划推出一系列产品，以提高客户了解、管理和提高制造成品率的能力。

第4篇：集成电路后端设计流程范文

大约从20世纪80年代起，就有许多业内专家宣称模拟电路已走进死胡同，而数字应用将在电子世界中大放异彩，包括用在通信上的集成电路(integrated circuits，ICs)。在现实中，当然，现代化的通信系统同时需要将模拟及数字功能复杂地融合在一起。

不过有一个问题，比起它的数字同胞，在支持自动化能力这方面，模拟设计及验证工具却远远落后。其结果，模拟设计工程师的生产力远不及数字搭档来得强。

就以数字集成电路设计为例，现代最先进的设计环境提供了高阶的自动化，即使是包含上亿个晶体管的最复杂设计，也能在短短几天内重新转给新的代工厂、同一座代工厂但不同的制程、甚至全新的技术节点。

相对地，缺乏自动化支持的传统式模拟设计环境，代表模拟电路的制作及修改几乎全靠人工。这样的结果，即使把相当简单的模拟功能转向新的代工厂、制程或技术节点，也要耗费6～12个月的时间。换言之，虽然尖端的数字设计已经达到32nm的技术节点，绝大多数的模拟设计仍深陷在130nm及250nm节点的泥沼之中，那算是5～10年前的老旧技术了。

首先，本文先提出数字设计及验证技术演进的概观，并说明现代最先进数字设计环境在支持高阶自动化上的生产力优势。本文接着提出模拟设计及验证技术演进的概观，并且拿来跟数字的自动化能力做对比。

最后，本文讨论了模拟工具必须予以强化以支持更高阶自动化的方法；同时也阐述了现代化IC设计环境必须强化的方法，以具备足以支持真正的、统一的、全芯片混合信号设计、验证、及实现的能力。

数字工具的演进

早期的数字IC设计，约20世纪60年代初期，电子电路皆以手工建立。电路图(原理图)都是用纸笔及印刷模板以手绘制。这些图面显示逻辑门与功能的各式符号，并且用来实现符号之间连线的设计。

执行“功能验证”时，通常是一群工程师围坐在桌子旁，通过原理图兢兢业业地讨论：“这部分我看应该没问题!”同样地，进行“时序验证”时，典型的做法也是靠着纸和笔。最后，用来组成晶体管、电阻器及彼此之间互连的架构都是以人工绘制而成的。

毫无疑问，这种手工艺品方式的设计极为耗时，而且很容易出错。这种情形必须要有解决之道，于是有些公司及大学就率先跳出来，采用各种不同的研究方向。就设计获取(design capture)而言，门级(gate-level)的“原理图获取”套件即在市场上开始出现，至于功能及时序验证，在20世纪60～70年代初期所看到的，则是先出现以“事件驱动逻辑仿真器”及“静态时序分析器”为形式的专门程序。

以抽象的门级建立数字设计，就如同使用汇编语言撰写软件程序一般。就执行效率及所需的计算机内存数量而言，汇编语言的程序或许是不错的实施，但它需要很长时间的获取及确认，而且不容易转到另一台计算机上。同样，门级的表示方式也需要很长的时间获取及确认，转移到新的代工厂或制程／技术节点也相当困难。

至于软件方面，开发者的解决方案则以程序语言(如C语言)的形式，提升至另一个更高层次的抽象概念。然后，这些高级表达式可以编译成计算机所需的机器级指令。这些高级表达式的优点是，可容许软件开发者迅速而精准地捕捉到程序的含义，确认其功能。同时，以C语言撰写的程序可以很容易地转移到其他的计算机平台。

同样，对于数字逻辑而言，设计工程师也开始提升至更高阶的抽象概念，称之为“寄存器传输层”(Register Transfer Level，RTL)。在20世纪80～90年代初期登场的“逻辑综合”(logic synthesis)则用来将RTL表示式编译成对应的门级网表(netlist)。这项“前端”综合技术另以“后端”的自动布局布线(place-and-route)引擎补其不足之处，后者可从门级网表，执行设计的物理实现。

循着C语言程序在编译后能用在不同计算机上的足迹，RTL与逻辑综合的组合让数字设计能更轻易地移植到新的代工厂或制程／技术节点。

模拟工具的演进

实际上，模拟电路的计算机辅助设计与验证工具，在早期是优于数字电路的。模拟电子系统设计在刚起步的时候，电子电路完全靠人工绘制。晶体管层的电路图完全用纸笔及印刷模板以手工绘制，再搭配基本的“纸笔”分析及验证。

在设计由离散(独立封装)的元器件例如晶体管、电阻器、电容器及电感组成时，通常是建立设计的实体原型，将它放上测试平台(test bench)，测量实际的数值，以判定性能优异，然后参考元器件所得的数值，新增或移除所需的元器件，以达到期望的效果。

很显然，这种方法在开始建立第一片模拟IC时并不可行，因为IC设计的工程变更代价非常昂贵。在20世纪60～70年代初期，有几所大学及商业公司着手开发模拟仿真器。这些程序让学生及工程师得以仿真模拟电路，而无须实际付诸行动制造。早期的几个仿真器中，最有名的大概就是“SPICE”(Simulation Program with Integrated Circuit Emphasis)，这套程序是由加州大学柏克莱分校所开发，并在70年代初期广为流传供大家使用。

随着时间的演进，模拟仿真在基本模型及算法的复杂度，以及仿真引擎的能力与表现上，有显著的发展。多数今日所使用的模拟工具都发祥成形于20世纪90年代的初期与中期。和其他不同的是，这些工具的基本结构从未试图支持混合信号设计环境的复杂需求，一如本文稍后章节的讨论。

或许更重要的是，现今的模拟设计及验证工具在实质上仅限于捕捉及模拟晶体管级的单线图。到目前为止，有关自动化的成功案例仍属凤毛麟爪，例如：

在高阶抽象概念上描述模拟功能，然后用来生成等效的晶体管级电路。

自动优化模拟电路。

自动布局布线模拟电路。

最终的结局是，模拟集成电路仍旧大多处于全定制，并以人工方式费心费力绘制。除了非常昂贵、耗时、容易出错以外，这类晶体管级的设计型态并不容许现有的设计简简单单地就能转换到新的代工厂或制程／技术节点。相反的是，欲移植这类型的设计需要将电路重头开始，重新实施，耗时9～12个月是常有的事。

这也有助于说明为何最尖端的数字设计目前已迈入32nm的技术节点，但最先进的模拟设计只在90nm节点，而且大部分的模拟设计依然深陷在130nm及250nm节点的泥沼中，那算是5～10 年前的老旧技术了。

模拟自动化的要求

此处所说的要求可以简要地说明之；如何实际达成可说非常地复杂。最低限度，强化后的模拟设计工具必须能提供与数字设计相类似的自动化及生产力能力。这些自动化能力应包括但不限于以下：

在高阶抽象概念下确认模拟功能的能力，然后自动将表示式编译成等价的晶体管层级。

自动执行模拟精细改进及优化的能力。

自动在IC上布局模拟零组件的能力。

自动在IC上布线模拟零组件的能力。

从某制程／技术节点自动移植模拟设计制程至另一个，以及从某代工厂移植至另一家的能力。

从某方面来说，需考虑的最后一点就是所有其他点的叠合。老实说，需耗费6～12个月才能将模拟设计转移到新的技术节点早已令人无法接受。若能透过自动化将此过程降低到仅需数天的时间，模拟功能即可享受到功耗及最新技术节点性能特征的完全优势。

混合信号的考虑

直到最近，大部分的集成电路在性质上若不是纯数字，就是纯模拟。因此，很自然地，任何用来设计或验证这些器件所使用的计算机辅助设计工具，都是只为数字或只为模拟的领域单独设计的。

初期的通信系统是由一大堆相当简单的模拟及数字IC所组成。随着时间的历程，为了满足多样化的要求，例如尺寸、成本、功率、性能及可靠度，越来越多的功能结合在越来越少的芯片上。开始只是将多种模拟功能合并在特定的模拟芯片上，将多种数字功能合并在数字芯片上。直到最近，终于将模拟及数字功能结合在单一的混合信号装置上。

经过这些年的发展，虽然传统的模拟与数字设计及验证工具，在容量及性能上已有长足地进步，但其最基本的底层架构大部分仍是以20世纪90年代中期的技术为基础，而这些工具依旧专注在模拟或数字的领域。举一个简单的例子，模拟与数字的工具及流程使用不同的数据库，因此这两个领域之间的交互非常困难。其结果是数字及模拟的设计团队向来都是井水不犯河水，甚少关注对方到底是在研究什么。

即使是现代“最先进”的混合信号及全定制设计环境，数字与模拟团队大多还是各自独立作业，甚少涉足到对方的领域中。在芯片最后整合(chip finishing)的阶段，也就是将模拟模块和数字模块摆放在一起并走线的时候，两个团队才首次见面并互相介绍认识，这种情况并不罕见。

芯片最后整合通常是以人工的方式执行，其中发生在芯片投片之前的就有许多工作。由于缺少自动化，芯片最后整合活动及动作常常不能反馈回原来的模块设计，这有可能导致成为下一代芯片在设计重用上产生问题。

总结

第5篇：集成电路后端设计流程范文

1硬件系统设计

根据功能要求，硬件系统包括以下几个模块：FPGA及配置电路模块、电机驱动模块、编码器信号采集模块、RS422通信模块以及电源模块。

1.1FPGA及配置电路模块本系统中，FPGA作为控制芯片，其作用至关重要。首先，要给A3977提供控制信号用以驱动步进电机工作；其次，采集绝对值编码器CMV22的角度数据，实现闭环控制；最后，负责和上位机通信，执行上位机的控制命令，并反馈转台的运行状态。FPGA选用APA600，APA600是ACTEL公司基于Flash工艺的FPGA器件，此系列的FPGA为ACTEL公司的第二代产品，凭借其宇航级品质，此系列FPGA一直应用在我国军工、航天领域，并发挥重大作用，系统门数为60万门，具有126K的内嵌RAM，可以满足本系统的设计要求。FPGA需要I/O电源3.3V和内核电源1.5V，均由电源模块提供。此外，本系统选用频率为16MHz的外部有源晶振，为FPGA提供时钟，MAX706提供硬件复位信号。

1.2电机驱动模块转台的3个方向均采用两相混合式步进电机[3]，采用28V的电压，用FPGA通过Allegro公司的A3977驱动控制电机工作。A3977是一种用于双极型步进电机的微步进电机驱动集成电路，其内部集成了步进和直接译码接口、正反转控制电路、双H桥驱动，电流输出2.5A，最大输出功率可接近90W。由于采用了内置译码器技术，A3977可以很容易的使用最少的控制线对步进电机实施微步进控制[4-5]。由FPGA提供的步进控制信号有步进输入(STEP)、步进模式逻辑输入(MS1,MS2)以及方向控制信号(DIR)以及电机运转使能控制信号(EN)，如图4所示。图中A+、A-和B+、B-分别接至步进电机的两路线圈中，通过电流按一定规律变化，就会使电机做出相应的转动。在工作时，EN管脚处于低电平时有效，此时当STEP输入的上升沿到来后，内置译码器将根据步进逻辑的输入值(步进模式见表1)控制H桥的输出，使电机在当前步进模式下产生1次步进。

1.3编码器信号采集模块本系统中，对于角度的精确度具有极高的要求，我们采用德国TR的多圈绝对值编码器CMV22读取角度信号，绝对编码器具有断电记忆的功能，此编码器单圈分辨率4096，即最小分辨率约为0.0879°，最多可以读取256圈，再加上转台三个方向减速器机构传动比（俯仰传动比最小1:90，水平转台传动比1:180，角位转台传动比1:352），那么换算过来俯仰、水平、角位的最小分辨率分别为0.000977°、0.000488°和0.000250°。绝对值编码器输出的脉冲信号采用同步串行接口(SynchronousSerialInterface，简称SSI接口)，SSI接口是高精度绝对值角度编码器中一种较常用的接口方式，基于RS422的通信技术，包含一对时钟信号及一对数据输出信号，采用主机主动式读出方式，即在主控者发出的时钟脉冲的控制下，从最高有效位(MSB)开始同步传输，如图5所示。

1.4RS422通信模块和电源模块RS422通信模块采用TEXASINSTRUMENTS公司生产的DS26LV31AT和DS26LV32AT，分别把FPGA发送、接收信号转化成差分信号，通过TXEN和RXEN可以对发送接收使能控制，再将RS422通过转换器转为RS232协议与上位机通信。所需的时钟、使能和输出使能信号均由FPGA提供。系统电源部分，主要包括28V、3.3V和1.5V。其中28V为系统直流输入电源，为外部的电机和编码器供电；3.3V通过DC/DC转化得到，为FPGA供电，并与28V电源完全隔离；1.5V由3.3V通过三端稳压芯片产生，为FPGA内核供电。为了防止前端大功率电路影响到后端的控制和信号传输部分，将28V电源隔离与后端隔离，28V采用一次地，3.3V和1.5V共用二次地，电路如图7所示。

2FPGA逻辑设计

本系统的FPGA程序使用硬件描述语言VerilogHDL编写，FPGA程序工作流程图如下图所示。转台的3个方向依次运动到设定的位置，当达到指定位置时电机停止，然后转动下一个方向的电机直到转台的3个方向设定完毕，然后就可控制发射激光打向预定的位置。当监控实验结束后，转台用相同的方法，回转到初始位置。FPGA的功能模块主要包括422串行通信和电机闭环控制。

2.1422串行通信RS422负责与上层工控机通信，接收上位机的控制指令，发送转台的状态参数、工程参数，实现信息互通。RS422异步串行接口的波特率为115.2kbps，其频率由系统时钟16.384MHz经过计数器分频得到，数据帧格式由1位起始位、8位数据位、1位校验位（奇校验）和1位停止位构成。串行通信模块可分为发送子模块和接收子模块，均由状态机实现。发送子模块，FPGA按照软件配置的数据包发送间隔，将内部寄存器按地址顺序依次组包发送；接收子模块，首先对输入的数据进行3取2处理，处理后的串行数据按照RS422链路层协议进行串并转换，解析出有效数据的同时完成数据的奇校验，并写入寄存器接口模块。如果校验结果不正确，则错计数寄存器计数，进行错误统计。

2.2电机闭环控制该模块负责对3台电机的分时控制，根据配置的参数选择对应电机工作，产生控制电机运行的驱动信号，控制电机以一定速度运转至预定位置。为了保证转台控制系统的功率不至于太高，控制的3台电机使能信号互斥，通过使能信号依次选择启动某一个电机运转，结束一次运行过程后，再切换至下一个电机。通用驱动控制FPGA根据上位机设定的角度预先配置电机闭环行程设置寄存器，电机开始运行，当电机闭环行程输出寄存器与闭环行程设置寄存器一致时，则表示本次设置的转动结束，反馈电机运行状态标志位。

3实验结果

本系统硬件原理图和PCB均采用Cadence软件绘制，FPGA开发环境为Libero，综合工具为SynplifyPro，仿真工具采用ModelSim。制板、程序调通后，并配合相应的上位机及通过网络连接的远端控制机，测试转台精度是否满足设计要求。将激光打到距离激光发射器3m远处的墙上，通过设定转台3个坐标值，并用坐标纸做标记，转台归零重启后，重新打到预先标记的点，定位点基本重合，误差在0.5mm以内，对于3m的距离，也就是<0.01°，激光转台控制系统满足设计要求。

4结论

第6篇：集成电路后端设计流程范文

现代集成电路设计中，芯片的规模和复杂度正呈指数增加。尤其在ASIC设计流程中，验证和调试所花的时间约占总工期的70％。为了缩短验证周期，在传统的仿真验证的基础上，涌现了许多新的验证手段，如断言验证、覆盖率驱动的验证，以及广泛应用的基于现场可编程器件(FPGA)的原型验证技术。

采用FPGA原型技术验证ASIC设计，首先需要把ASIC设计转化为FPGA设计。但ASIC是基于标准单元库，FPGA则是基于查找表，ASIC和FPGA物理结构上的不同，决定了ASIC代码需要一定的修改才能移植到FPGA上。但应该注意到这只是由于物理结构不同而对代码进行的转换，并不改变其功能，因此对代码的这种修改只能限制在――定范围内。

基本原理

基于FPGA原型验证的流程

由于FPGA的可编程特性，基于FPGA的原型技术已经被广泛采用。和仿真软件相比，FPGA的硬件特性可以让设计运行在较高的频率上，加速仿真。另一方面，可以在ASIC芯片设计前期并行设计电路及应用软件，缩短了芯片验证周期。

FPGA原型验证和其他验证方法是不同的，任何一种其他验证方法都是ASIC验证中的一个环节，而FPGA验证却是一个过程。由于FPGA与ASIC在结构，性能上各不相同，ASIC是基于标准单元库，FPGA用的是厂商提供的宏单元模块，因此首先要进行寄存器传输级(RTL)代码的修改。然后进行FPGA器件映射，映射工具根据设置的约束条件对RTL代码进行逻辑优化，并针对选定的FPGA器件的基本单元映射生成网表。接着进行布局布线，生成配置文件和时序报告等信息。当时序能满足约束条件时，就可以利用配置文件进行下载。如果时序不能满足约束，可通过软件报告时序文件来确认关键路径，进行时序优化。可以通过修改约束条件，或者修改RTL代码来满足要求。

需要转换的代码

(1)存储单元

存储单元是必须进行代码转换的，ASIC中的存储单元通常用代工厂所提供的Memory Compiler来定制，它可以生成．gsp、v等文件。v文件只用来做功能仿真，通常不能综合。而最后流片时，只需将标准提供给代工厂。如果直接将ASIC代码中的存储单元作为FPGA的输入，通常综合器是综合不出来的，即使能综合出来，也要花费很长时间，并且资源消耗多、性能不好。而FPGA厂商其实已经提供了经过验证并优化的存储单元。因此存储单元要进行代码转换。

(2)时钟单元

数字电路中，时钟是整个电路最重要，最特殊的信号。在ASIC中，用布局布线工具来放置时钟树，利用代工厂提供的PLL进行时钟设计。FPGA中通常已经配置一定数量的PLL宏单元，并有针对时钟优化的全局时钟网络，一般是经过FPGA的特定全局时钟管脚进入FPGA内部，后经过全局时钟BUF适配到全局时钟网络的，这样的时钟网络可以保证相同的时钟沿到达芯片内部每一个触发器的延迟时间差异是可以忽略不计的。因此时钟单元也是需要进行转换的。

(3)增加流水

由于实现结构上的不同，FPGA器件内部的单元延时远大于ASIC的基本门单元延时。导致在同样设计的情况下，ASIC可以满足其时序，而FPGA有可能无法满足。为了验证的需要，修改ASIC代码实现FPGA原型时，对ASlC实现的流水结构在FPGA实现时需要适当增加流水。比如在一个很长的组合逻辑路径中加入寄存器。如图1所示。

(4)同步设计

在FPGA设计中，同步设计是应该遵循的重要原则。异步设计容易导致电路处于亚稳态，产生毛刺。当从ASIC设计转向FPGA设计时，应该进行仔细的同步。具体体现在主时钟选取、功能模块的统一复位，同步时序电路设计。

在FPGA设计中要使用时钟使能代替门控时钟。在ASIC的设计中，为了减少功耗，使用门控时钟(clockgating)，门控时钟的结构如图2所示。当写有效时，数据才写进存储器，那么只有写有效时，寄存器才会发生翻转，这样可以减少功耗。

由于设计的异步特性，对于FPGA来说，使用这种门控时钟容易产生毛刺，导致数据不正确。所以在FPGA设计中，使用有使能信号的电路来替换门控时钟电路。可以在寄存器前面加上MUX来实现时钟使能信号，如图3所示。现在的FPGA厂商则提供可以直接有使能，同步SET和RESET引脚的寄存2S，如图4所示。

(5)充分利用FPGA中已有的IP核

FPGA厂商及第三方厂商已经实现井优化了很多典型的IP核，例如Xilinx提供了基础逻辑、总线接口与I／O、视频与图像处理、数字信号处理、存储器接口、微处理器、控制器等大量IP核。在代码转换时可以充分利用这些资源，对代码进行优化来提高设计性能。如在FPGA中使用SRL实现移位寄存器，用三态Buffer来替换三态总线和三态MUX，改进算术单元和有限状态机的编码。

代码转换的实现

结合同济大学微电子中心的“32位高性能嵌入式CPU开发”项目，为了在流片之前确保功能的可靠性，对32位全定制高性能嵌入式CPU bc320进行了原型验证。

设计采用Memec Design公司的FFll52开发板。该板使用了Xilinx的Virtex―n Pro系列芯片中的XC2VP30。该FPGA拥有30 816个逻辑单元，相当于有30多万的ASCI门。另有2Mb的片上Block RAM，644个I／O口。采用了Xilinx的全自动，完整的集成设计环境ISE 7．li进行FPGA综合使用的工具是Synplify Pro。

用bc320的ASIC RTL代码作为FPGA的输入，具体的代码转换如下。

存储单元

设计中用到了很多SRAM，例如Ieache中的SRAM。在FPGA实现时根据所需RAM的宽度，深度和功能来决定采用哪种单元来进行替换。Xilinx提供了片外RAM、Block RAM和LUTRAM。

ISE提供了两种具体的实现方法：IP生成器(Core Generator)和语言模板(Language Templates)。IP生成器是Xilinx FPGA设计中的一个重要设计输入工具，它提供了大量Xilinx和第三方公司设计的成熟高效IP核。

这里是用Core Generator来产生了名为块存储器(BlockMemory)的单口存 储器模块。Core Generator用图形化设置参数的方式来提供块存储器，其界面如图5所示。块存储器的大小根据向量的大小来制定，一个普通单元向量只需要4个512 x 32bit的块存储器就够了。Core Generator产生块存储器时，除了参数设置外，还需要输入一个为．coo的文件来初始化块存储器的内容。CoreGenerator产生的文件同时考虑了后端执行和仿真两方面，主要有三个文件：file．v，file．mif，file．edn。其中．v文件为Verilog格式的SRAM仿真模型：．mil文件为作为其初始化内容，其内容和．coe文件里的具体向量内容是一致的，而实际后端文件为．edn，包含了块存储器的全部信息。

Language Templates主要利用Xilinx的块存储器元件库，直接进行调用。xcavP30内部的单口块存储器型号主要有：16k x lbit、比x 16bit，2kx 8bit、4kx4bit、512x32bit、8kx2bit。可以根据自己的需要随意调用这些模块，在RTL代码中实例化，并把SRAM初始值作为参数传递进去。这些模块在Synplify Pro中根据选定的FPGA型号被自动识别，然后综合成统一的．edn文件，再进行后续操作。语言模板方式的灵活性比较强，可以设置多个不同位宽，不同深度的块存储器，仿真也比较方便，但是参数设定时，SRAM初始值的设置比较麻烦。

另外，Xilinx提供工具Dataamem，它可以每次只改变FPGA中块存储器的内容，而不需将整个设计重新翻译，映射和布局布线，为大量的向量验证节约了时间。

时钟单元

在bc320设计中，CPU内核通过SYSAD接口与外部SRAM连接。这些外部SRAM的时钟和主时钟是不一致的，在ASIC中，用一个PLL来实现，这个PLL模块是无法用Synplify Pro综合的，在FPGA上必须将它用Xilinx的数字时钟管理模块(DCM)来替换。同样可以利用Core Generator和LanguageTemplates这两种方法。

利用Core Generator产生mydcm．v文件来代替原先的PLLGL500．v，代码如下。第二段代码是修改后的代码。

module PLLOS―500(PLL―K，

PLL―M，

PLL―N，

PLL――PD，

PLL――TST，

RESET，

X1N，

CLK――OUT，

TST―OUT)，

module mydcm(CLKIN―1N，

RST_IN，

CLKFX_OUT，

CLKIN--IBUFG--OUT，

LOCKED_OUT)：

时钟使能带代替门控时钟

把实现门控时钟信号转换成实现使能信号，例如信号PCEPL，代码如下。第二段代码是修改后的代码。

module(out，in，CLK，PCEPL)，

……

always@(CLK or PCEPL)

assign PCEPLV ＝PCEPL&clk;

always@(posedge PCEPLV)

begin

out

end

endmodule

module(out，in，CLK，PCEPL)，

always@(posedge CLK)

begin

if(PCEPL)

out

else

out

end

endmodule

外部器件配置单元和顶层封装

在FFll52开发板上集成了很多接口和器件，在原型验证时，可以充分利用这些接口和器件做为和设计的交互环境。这些接口和器件需要正确配置后才能正常工作，这部分配置工作可以用FPGA实现。

设计增加了LCD接口单元、内部记分牌(scoreboard)模块和通用异步串行接收发送(UART)模块。作为保存向量内容的SRAM设定好后，可以用同样的方法将寄存器参考值也保存在另外的块存储器中。然后运行CPU，将CPU实际产生的寄存器值和已保存过的参考值在记分牌模块中进行实时比较，然后将结果输出到LCD显示屏上。

为了便于代码的管理和维护，可以对原RTL代码进行一定的封装。将原ASIC流程的代码单独封装在一个模块中，再和FPGA实现时添加的片外配置控制单元的代码一起形成新的FPGA实现顶层。

第7篇：集成电路后端设计流程范文

关键词：SPI接口；单片机；SOC

ASIC design and implementation of SPI interface of MCU

SU Wei-lu,SHI Long-zhao

（Institute of Physics and Information Engineering, Fuzhou University, Fuzhou,Fujian,350108,China）

Abstract: This paper firstly introduces the basic principle of SPI interface of MCU , then presents the design difficulties, design idea and the process and results of verification of it in detail. Hardware description language verilog was used to describe SPI interface of MCU using the synthesizable syntax part and modelsim was used as the function simulation tool to ensure SPI interface designed meet the requirement. And it communicates with PIC microcontrollers, STC microcontrollers and flash memory chips all of which have SPI interface by downloading the whole MCU system with SPI interface into Xilinx’s FPGA device xc2vp30-ff89 of VIRTEX-II PRO series and using peripheral circuits. Hardware verification shown that the SPI interface of MCU IP core we design is in accordance with SPI protocol, although maybe it is different from others SPI devices in the concrete implementations of them. In addition, the paper presents the ASIC design flow and results of soc system based on MCU using method of standard cells and the synthesis results of SPI module using Design compiler.

Key words: Serial Peripheral Interface; MCU;SOC

1 引言

串行外设接口 （Serial Peripheral Interface）总线是一种同步串行外设的接口总线，它可以使MCU 与各种设备以串行方式进行通信。最初SPI 接口总线是由 Motorola在其MC68HCXX系列处理器上定义的，现在已广泛应用于EEPROM、FLASH、实时时钟、A/D转换器，还有数字信号处理器和数字信号解码器之间。

SPI 是一种高速的、全双工的同步通信总线，使用四根线通信，节约了芯片的管脚，同时节省了PCB 的布局空间。正是出于这种简单易用的特点，现在越来越多的芯片集成了SPI通信协议。SPI 通信双方为主、从关系，在这种工作模式下，通常有一个主设备和一个或多个从设备，设备之间可以用4线模式（双向传输时）或3 线模式（单向传输时）连接。在4线模式下，4线定义为MOSI（主机输出从机输入），MISO（主机输入从机输出），SPICLK（传输时钟），SS（片选信号）；在3线模式下，MISO 和MOSI可合并为一根或者SS引脚空置[1][2][3]。

2 SPI工作原理

对于特定功能芯片，一般SPI接口都只有主或从工作方式，而作为MCU的接口，则必须同时拥有主、从工作方式。SPI的工作方式由其内部寄存器控制。

2.1寄存器的功能说明

SPI接口共有三个寄存器：控制寄存器、状态寄存器和数据寄存器。

SPI控制寄存器的各位定义如表1所示[4][5][6]。CPOL和CPHA用来决定发送、接收数据的时钟沿，与SSIG位、MSTER位组合，可以形成主机、从机各6种不同的工作模式。在SSIG=1时，CPHA不为1。当CPOL和CPHA的异或逻辑值为1时，主从机在每个SPICLK的上升沿发送数据、下降沿接收数据；反之，主从机在每个SPICLK的下降沿发送、上升沿被接收。在CPHA=O时，由SS的下降沿启动数据的第一次发送。

以{SSIG、CPOL、CHHA}三位值等于000为例，说明SPI接口主从机的通信过程。主机在置SS为低电平的同时，也启动了一帧数据的发送/接收过程，如图1所示，主机在SS的下降沿发送第一位数据之后，在每个SPICLK下降沿发送余下的数据（见MOSI数据线），在上升沿接收数据（见MISO数据线）；从机在SS引脚被拉低，MSTER位被清零之后，也启动了一帧数据的发送与接收过程，从MISO引脚发送第一位数据，之后也是在每个SPICLK下降沿发送余下的数据（见MISO数据线），在上升沿接收数据（见MOSI数据线）。从中可以看出，主机处于主动的位置，SPICLK与SS由主机自己产生，而从机处于被动位置，在主机的SPICLK与SS信号的控制下发送与接收数据[7][8][9]。

SPI通信双方工作模式必须相同，主机和从机的移位寄存器可以看成两个循环移位寄存器。当数据从主机的输出移位寄存器移位发送到从机的输入寄存器的同时，主机的输入寄存器也同时接收从机输出寄存器发送过来的数据。这意味着在一个移位周期中，主机和从机的数据互相交换。引脚连接关系如图2和图3所示。

SPI的状态寄存器只在高两位定义了SPI传输完成标志SPIF与SPI写冲突标志WCOL。SPI每交换完一次数据置SPIF=1。在发送过程中对数据寄存器进行写操作时，写冲突标志将置1，在这种情况下，当前数据发送完后可继续发送刚写入的数据。如在WCOL=1时再写入数据，则新写入的数据将覆盖前一个数据。

2.2 SPI的工作模式

SPI接口有三种工作模式：单主单从模式、互为主从模式与单主多从模式。

单主单从模式下，SSIG可为1也可为0。在这种模式下， SSIG=0时主机用SS来选择要交换数据的从机。互为主从模式如图2所示，这种模式只能工作于SSIG=0的情况，没有通信时，两个器件都配置为主机，SS被配置为输入模式。当其中一个器件启动传输时，SPI自动将SS配置为输出并驱动输出低电平，强制另一个SPI器件变为从机。单主多从模式如图3所示。在这种模式下，主机只能有一个，而从机可以有一个或多个，主机可以用任何引脚来驱动从机的SS引脚，SS用于选择从机，通过控制从机SS引脚可从多个从机中选择一个从机并与之通信。

3 基于单片机IP核的SPI设计

3.1 SPI的内部结构设计

本设计作为MCU接口之一，其结构如图4所示。SPI接口对外与管脚P1.4、 P1.5、 P1.6、 P1.7复用，对内使用内部寄存器总线，通过读写寄存器的方式实现数据交换。SPI模块按功能可分为时钟模块、传输模块以及SPI与单片机IP核的接口模块。

时钟模块产生作为主机时在不同模式下的SPICLK、SS信号。根据SPR1、SPR0、CPOL和CPHA来产生不同频率和相位的SPICLK。

传输模块由传输控制部分和移位部分组成。传输模块主要完成以下功能：①对异步信号做同步处理。主、从机的SPI数据交换，它们的工作时钟不一样，属于两个不同的时钟域。所以，从机的SPI端口需要对主机发来的SPICLK和SS信号进行同步。②通过采用独特（One-hot）编码的状态机来控制发送、接收过程。

SPI与51单片机IP核的接口模块主要完成对数据寄存器、控制寄存器和状态寄存器的读写功能，其操作通过内部寄存器的数据总线、地址总线、读写总线来实现。

3.2 SPI的传输模块

主机和从机的SPI工作在不同的时钟源，如不进行同步处理，可能会引起亚稳态问题[10]。所以，从机需要对SPICLK和SS信号进行同步处理，而异步时钟域数据的同步技术主要有单点取样、同步结构、跨时钟协议和跨时钟域收敛等。同步装置也有多种形式，主要有2DFF同步、先入先出同步、DMUX 同步、特别数据同步、重值同步等[11]。本设计采用2DFF方式来同步SPICLK和SS信号。

传输模块的状态机如图5所示。A、B、C表示状态的触发条件。将传输过程分成IDLE、SEND和END三个状态。IDLE状态表示空闲或就绪状态，条件A满足时切换到SEND状态。条件A包括：SPI作主机时，写数据寄存器的操作；作从机且CPHA=0时，接收到SS下降沿信号；作从机且CPHA=1时，端口接收到时钟有效沿信号（CPOL=0时为上升沿，CPOL=1时为下降沿）。SEND状态表示数据的发送与接收过程，发送与接收数据是在SS与SPICLK的控制下完成的，如图5所示。END状态表示发送/接收一帧数据已完成，并将接收的数据写入到接收数据寄存器中，同时置SPIF标志位等。条件B为传输完一个字节数据；条件C指SPI模块的上电复位。

4 功能仿真、验证及ASIC实现

系统仿真工具用Mentor公司的Modelsim仿真软件，主、从模式分开仿真，编写的testbench 包含了时钟的产生、控制寄存器的配置、发送/接收数据等。图6给出了从机在CPOL=1、CPHA=0、SSIG=0时，由SS信号启动从机一帧数据的发送与接收过程。从图中可以看出SS信号的下降沿主机启动数据发送（数据值为0XAA），从机也启动了数据的发送过程（数据值为0XAA），之后主机/从机都在每一个SPICLK上升沿发送一位数据，在SPICLK的每一个下降沿接收一位数据，当接收完一帧数据后，产生SPIF信号。各个过程符合SPI协议, 中断的产生和处理也满足设计的要求。

做完Modelsim仿真验证后，需进一步做FPGA的硬件仿真验证。将SPI模块嵌入到8051MCU的IP核中，并用ISE软件综合下载到Xilinx公司的VIRTEX-II PRO系列的xc2vp30-ff896 FPGA板上，利用扩展接口电路与具有SPI接口的PIC单片机、STC单片机和flash存储芯片等进行各种模式下的通信测试与验证。结果表明设计的SPI模块能与这些器件进行正常通信，系统工作频率为100MHz，SPI传输速率为25MHz。

表2为单独的SPI模块用ISE软件并选用VIRTEX-II PRO系列的xc2vp30-ff896器件综合所得到的资源使用情况。

设计应用于数字抄表系统的基于8051MCU的SOC芯片不仅有本文所设计的SPI接口，内部还集成1 kB RAM、32 kB Flash、DC－DC、8路10位ADC 转换器等硬宏单元；除了具有MCU所有功能外，还具备看门狗、DES加密、SPI接口等功能，可工作掉电模式、空闲模式和正常工作模式。系统结构图如图7所示。系统采用VeriSilicon公司的标准单元库、1kB RAM，SMIC 公司的IO库和DC－DC转换器以及8路10位ADC，Chingis公司的32kB Flash和自行设计的看门狗等按照图8流程进行ASIC设计。RTL验证包括软件仿真和硬件验证。利用Modelsim 、LEDA 工具和IP CORE 仿真模型进行代码的仿真和验证。在进行数字部分的FPGA硬件验证时，用E2RPOM器件代替IP存储核。根据设计的需求、实际中IP核的时序要求和对不确定的时序进行估算来进行时序约束，采用Design compiler、DFT compiler对Verilog语言描述的 RTL进行可测性综合得到可测试综合网表。用Formality 进行形式验证以及 PT（Prime Time）进行时序约束分析来保证综合出来的网表符合要求。

由于除了一些硬IP核在RTL级是用空模块来表示和基于MCU的SOC芯片门数差不多为几万门左右，所以综合时间相对不会很长，在用DC（Design Compiler）综合时采用Top-down 流程来得到相对更优化的结果。用DFT Compiler进行可测试设计时，采取共用Pad的方法来减少可测试设计引起管脚增加的数目。由于SOC芯片的端口都是双向口和有多个模块共用一些端口。被选用于可测试性设计的端口只能是单方向的。为了实现这个目的，我们可以借助于DFT Compiler工具命令或者直接修改RTL代码的方式来配置双向端口为单向端口。

为了较少不控制逻辑降低测试覆盖率，通过set_dft_configuration 和 set_autofix_confi-guration的相关命令来修复与复位信号、时钟相关的不可控制逻辑。对门控时钟和复位信号采用MUX来旁路不可控制逻辑。用TetraMAX工具生成测试向量并通过Modelsim 进行仿真确保测试向量的正确性。最终得到6条均衡的扫描链，每条扫描链为483门或者482门，Test coverage 为99.43%。在RTL代码和DC综合完的逻辑网表中IP硬盒都是空模块来表示。用Formality对可测试网表和RTL进行形式验证时，在执行设置时用以下命令：set_case_analysis 0 ［get_ports test_mode］；set_case_analysis 0 [get_ports scan_en]使综合网表工作在正常模式。形式验证结果如图9所示。

DC综合时是用非线性模型来计算单元的延迟，用线负载模型来计算连线的延迟。用线负载模型计算连线的长度和延迟，并不考虑连线以及其相连接的单元在版图中的位置；综合时是将时钟网络和复位网络设为理想情况；后端也可以通过插入延迟单元来解决保持时间的问题[12]。因此，前端综合后没有必要进行保持时间的时序分析。故综合时采用Worst timing model得到综合结果进行用PT进行正常模式和测试模式下的建立时间分析，得到的最小建立时间为0.26ns。得到满足时序约束和可测试覆率要求的可测试综合网表后，开始后端物理设计，具体参考文献[13]。采用Cadence的AMS软件进行数模混合后仿真。通过了后仿真的MCU SOC系统可达到如下参数：工作频率40MHz,芯片面积 5.0141mm2，功耗43.12mW，最大电压降65.262mV,最大地电压反弹值59.735 mV，电迁移和串扰均低于规定的阈值 [13]。

利用Synopsys的Design Compiler单独对SPI接口模块进行合理约束并综合。最终综合时序优化后的面积为8162.98um2。结果表明单独SPI接口模块工作频率可达到100MHz。综合完后report_timi-ng -max_paths 10命令查看关键路径，关键路径都为纯组合路径。所以，SPI接口模块的工作频率一定程度上取决于这些关键路径。这说明所设计的SPI接口可以用于更高时钟频率的SOC芯片系统中。

5 结论

本文阐述了SPI主机、从机在各种工作模式下的工作特点，并分析了设计的难点。系统用Verilog HDL实现SPI逻辑，通过了软件仿真与FPGA硬件验证，并成功应用于8051为MCU的SOC芯片中。说明所设计的SPI模块可以当作MCU的一个软IP核并修改SPI与MCU、ARM等CPU的接口部分应用于各类SOC系统中，有较广泛的应用领域。

参考文献

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作者简介

第8篇：集成电路后端设计流程范文

关键词： 智能卡； Java Card技术； 电子钱包； 电子存折； 安全性

中图分类号： TN919?34； TP393 文献标识码： A 文章编号： 1004?373X（2017）11?0142?05

Design and implementation of electronic purse and electronic deposit based on smart card

ZHANG Wenyou1， TIAN Yun2

（1. Center of Modern Science and Technology， Chengde Radio and Television University， Chengde 067000， China；

2. Department of Computer， Xinzhou Teachers University， Xinzhou 034000， China）

Abstract： Aiming at the practical application of electronic purse and electronic deposit， the optimization scheme was implemented on the basis of smart card for the card file structure， transaction process， transaction command， E2PROM location of writing card， times and other optimization points by means Java Card technology， which can enhance the transaction speed of electronic purse and electronic deposit. The open file industry application was added and the composite consumption was designed to realize the application of electronic purse and electronic deposit based on intelligent card combining finance and various industries. The application program of electronic purse and electronic deposit was designed， developed and tested in the card terminal of the Java Card application architecture. The test results show that the performance， function and detection items of the electronic purse and electronic deposit before applying to market conform to the detection requirement of National Bank Card Test Center， and Ministry of Housing and Urban?Rural Development.

Keywords： smart card； Java Card technology； electronic purse； electronic deposit； security

0 引 言

磁条卡的发行和普及为使用者带来了诸多便利[1]，然而近年来的“盗卡”和卡片“克隆”事件却引发了人们的强烈质疑。针对这一问题，三大国际卡组织制定了新的技术标准即智能卡，以解决银行卡从磁条卡向智能卡迁移的问题。智能卡采用新型智能卡技术，以Java卡为代表的多应用智能卡平台不仅继承了智能卡的诸多优势，更结合了Java语言本身跨平台、可移植等众多特点，较磁条卡而言，在安全性、可靠性、灵活性、高效性、耐用性等诸多方面，智能卡具有明显的优势[2]。电子钱包及电子存折（Electronic Purse And Electronic Deposit，EDEP）作为一种重要的智能卡应用，它的成功实行使智能卡被寄予厚望。因此，对电子钱包及电子存折的研究在方便人们日常生活、减少社会上的现金流通、提升各大银行的整体收益、加快国内外EMV迁移速度等方面都有着现实意义。

1 系统需求分析

根据Java Card应用程序体系结构，本系统从物理结构上可分为三层：系统后端、读取端和卡片端，系统总体结构如图1所示。系统后端主要是银行后台应用系统；读取端由读取端主用程序及卡片接收设备组成；卡片端包括卡片管理的应用程序（电子钱包及电子存折应用或其他行业应用程序）和支持应用程序的运行环境[3]（COS，Java Card虚拟机以及相应的Java Card Framework和API）。其中COS是卡片操作系统的简称；API是应用程序编程接口的简称。

对于本系统而言，卡片端COS的主要功能包括控制卡片与外界的信息交换、管理卡内存储器及在卡片内部完成各种命令的处理[4]。通常，COS要实现与外部信息交换，需要通信管理模块、命令管理模块、安全管理模块及文件管理模块的协作处理。外部信息通过通信管理模块进入COS之后，首先由命令解析模块进行处理，对输入信息内容的可执行性进行判断；其次，如果需要进行安全检查，则交给安全管理模块对它进行信息合法性的检查；最后，COS根据检查结果，凭借其合法且有效的信息，通知文件管理模块对E2PROM执行相应的操作。

电子钱包及电子存折卡片在投入市场使用之前，需要根据实际需求建立相关文件，并在不同文件下写入对应数据[5]。只有完成了个人化，卡片才能进行正常交易。卡片中文件的建立和数据的写入主要依赖于个人化命令及文件结构的设计与实现[6]。本系统卡片端电子钱包及电子存折应用个人化流程，如图2所示。

本系统研究的电子钱包及电子存折应用的核心是在个人化模块及应用维护模块的辅助下实现交易模块的各项交易功能。因为对电子钱包和电子存折而言，相同交易类型的交易流程相同，因此整合电子钱包及子存折的所有交易类型发现本系统主要的交易流程可包括：交易预处理流程、圈存交易流程、圈提交易流程、取现交易流程、消费交易流程、修改透支限额交易流程、查询余额交易流程、查询交易明细流程以及复合消费交易流程。

应用维护模块的主要功能是协助持卡人对卡片的正常使用进行管理与维护[7]。包括文件数据维护、PIN（个人识别码）维护、卡片应用状态维护、内外认证维护四大功能块。

（1） 持卡人在卡片的使用过程中可通过个人化合法终端向卡片发送记录读、写、更新命令，卡片应用程序对其处理，实现记录数据的读取、写入和更新。

（2） 持卡人也可根据自身需求，修改或重新设置个人码。终端通过向卡片发送PIN修改或重装命令，卡片应用程序对其处理，实现PIN修改或重装。

（3） 持卡人在使用卡片的过程中，如果卡片存在多次与终端进行相互认证时发生错误，卡片上应用程序也会自动锁定当前应用，实现卡片的自锁定，对持卡人信息进行保护。

（4） 内部认证和外部认证都是出于卡片应用安全性考量的辅助功能。本系统通过主控密钥的外部认证来设置应用的后续状态，从而判定持卡人是否具有某种操作的权限。

2 系统设计

2.1 文件结构设计

根据卡片文件逻辑组织结构分析，卡片端电子钱包及电子存折应用可设计为ADFEF=1模式，其中，所对应的ADF文件（EDEP应用文件）应包含文件控制信息（FCI），通过该专用ADF文件可以对树形结构下的EF文件进行访问。本系统电子钱包及电子存折应用卡片内部文件组织结构设计如图3所示。

根据卡片文件结构设计，本系统应用文件的初步实现方案拟为：设计EF文件为一个类，类中包含文件头及文件体。每个类对象通过链表连接，查找时从链表头开始找。对于文件的操作全部放在类中实现，如读写记录和二进制等。

本系统电子钱包及电子存折应用为ADFEF=1模式，本系统电子钱包及电子存折应用卡片内部文件结构设计包括二进制公共应用基本数据文件（短文件标识符SFI：0015）、二进制持卡人基本数据文件（短文件标识符SFI：0016）、循环记录交易明细文件（短文件标识符SFI：0018）、变长记录复合应用扩展文件（短文件标识符SFI：0017）、循环记录复合应用交易明细文件（短文件标识符SFI：0010）以及定长记录密钥文件（短文件标识符 SFI：0000）。短文件标识符是用来象征文件的2 B的符号标识，可通过此标识对文件进行操作和访问。

2.2 应用命令设计

根据本系统总体结构可知，读取端卡片接收设备与卡片的通信是基于特定协议，通过应用协议数据单元（APDU）的传输和交换来实现。智能卡接收来自卡片接收设备中的APDU命令，并将其传送给相应的Java Card Applet。Applet接收传入APDU命令，内部完成分析处理，然后返回一个响应APDU命令。

通过分析设计，本系统卡片端电子钱包及电子存折应用的命令主要包括三部分：个人化命令、基本命令及交易命令。因为卡片和读写器之间的通信是通过应用数据单元（APDU）进行传输，所以各项命令的设计必须符合应用数据单元的固有格式。其中，系统的个人化命令主要包括下列7条专用命令：CREATE FILE命令、WRITE KEY命令、INITIALIZE UPDATE命令、PERSONAL AUTHENTICA TE命令、Install[for Install]命令、APPEND RECORD命令以及DELETE命令。

根据PBOC 2.0规范第1部分及互联互通规范中基本命令描述，本系统电子钱包及电子存折应用基本命令设计，如表1所示。

另外，根据PBOC 2.0规范及互联互通规范交易命令的描述，系统还设计了电子钱包及电子存折的应用交易命令。

2.3 应用类设计

本系统出于电子钱包及电子存折应用的扩展性、安全性和高效性的角度对核心类进行拆分，设计了三个主要的用户自定义类：EDEP类、ClassFileEF类和Constants类。

ClassFileEF类中定义了与文件相关的所有属性，有利于提高系统应用交易和文件查找的性能。Constants类主要用于预定义整个应用开发中需要自定义完成的常量，负责对应用中的常量数据进行统一管理，EDEP类继承Javacard.framework.Applet抽象类，系统的个人化模块、交易模块以及应用维护模块的实现都依赖于EDEP类的设计和实现。

系统类与类之间主要存在依赖和泛化关系。对于APDU，ISO7816，Applet，ISOException，JCSystem，Util，DESKey，KeyBuilder，RandomData，Signature，Cipher等来自Java Card API类库的系统类，可被EDEP，ClassFileEF，Constants等用户自定义类import对应包直接引用。

3 系统实现

通过前期对电子钱包及电子存折应用的功能需求分析、交易流程分析以及对卡片文件结构、应用命令、相关类的设计，在选择了开发过程中会使用的相关技术后，开始启动程序的开发。

ClassFileEF类成员变量和成员方法主要用于EF文件的建立、EF链表中的文件查找和文件内容的读写，对于要求读写权限的文件而言，首先需要通过方法getKey（）获取相关密钥，通过外部认证取得文件操作权限。再通过方法API_FindEFByFID（）或API_FindEFbySFI（）实现文件查找。当用户需要读取相关文件下对应记录时，通过文件查找方法选择对应文件，确保当前文件层次后，可通过方法AppendRecord（），readRecord（）和getRecord（）对相关记录进行操作。当然，以上操作的前提必须是在该类构造器方法ClassFileEF（）中完成相应变量的初始化后进行。

EDEP类是整个应用开发的核心。在具体的实现过程中重写了父类Applet中的install（）方法和process（）方法。当JCRE接收到安装命令之后，调用EDEP的install（）方法，通过一个新的EDEP对象完成对象的初始化，并调用register（）方法完成注裕告诉JCRE实例已成功安装，并可以对这个应用进行选择或执行其他命令，此时卡片的生命周期进入被选择状态，当JCRE接收到选择命令之后，调用EDEP的process（）方法，通过此方法完成业务以及命令分支处理。在命令分支处理之前，程序首先得判断一下卡片和应用的锁定情况，如果出现异常，则根据具体接收命令的INS返回不同的状态码。在卡片和锁定检查中没有抛出异常后，程序继续执行命令分支处理。本系统通过switch?case语句完成命令的分支和相应功能的选择调用。根据命令设计部分，程序用22个分支完成了process（）方法的实现。并且为了提高代码的重用性，不同case语句调用的命令处理方法仅处理其私有业务，对于公共业务的处理则通过再调用通用功能方法的方式实现。

个人化模块实现主要依赖于ClassFileEF类和EDEP类。交易模块的实现紧紧依赖于 EDEP类的实现， 交易功能的实现主要是通过EDEP 类中与交易相关的成员方法之间的互相调用完成。应用维护模块主要负责电子钱包和电子存折中不涉及资金划转的其他维护类功能。文件数据维护、PIN（个人识别码）维护、卡片应用状态维护及内外认证维护功能的实现是保障卡片进行正常交易的前提。其中，应用维护模块的实现也主要依赖于EDEP类的实现，其中各项功能的实现同样是通过EDEP类中相关成员方法的互相调用来完成。

4 系统测试

本系统借助专用测试工具TestCard编写相关测试脚本对系统应用进行测试。首先，对于本系统电子钱包及电子存折应用而言，需要将编译后工程目录bin文件夹中的class文件转换成CommonCap.cap和EDEP.cap两个cap文件。通过上述cap包的转换工作，生成一个可以下载并同时安装进智能卡的特定cap文件。在安装和下载之前，必须通过平台的GP或者VGP认证，保障安装的cap文件的合法性[8]。成功执行上述步骤后，开始进行各项测试。

为了保证系统应用的质量，本系统在系统测试环节严格执行测试方案的撰写。按照电子钱包及电子存折应用的技术规范要求，本系统应用测试内容如表2所示。

系统严格按照测试方案对电子钱包及电子存折应用进行全面的系统测试。应用最具参考价值的复合消费交易进行分析，通过图表方式对其功能及性能的测试结果进行简要说明。

（1） 复合消费功能测试

对Java Card应用功能测试而言，首先需要完成卡片的个人化，即发卡。个人化操作主要是通过私有个人化命令建立应用的文件结构，并通过数据写入命令完成对应文件下相关数据的写入。本系统的个人化脚本通过文件正常测试后建立，个人化脚本编写完成后改动通常不会很大，其他功能测试脚本可通过脚本语言直接对其调用。按照复合消费流程编写正常及异常复合消费测试脚本后，利用测试工具进行功能测试。本文选择一异地复合消费交易测试脚本进行测试，复合消费测试结果如图4所示。对于本系统测试工具，“√”代表测试通过。

（2） 复合消费性能测试

通过对复合消费各命令执行时间的统计可知，本系统电子钱包及电子存折应用复合消费性能数据约为230 ms，各命令执行时间如表3所示。

相对于检测机构300 ms的检测指标而言，本系统性能数据远远超出，这也证实了本系统应用在文件结构、命令、交易流程等多项可优化点的设计及实现方案是成功的。

5 结 论

本文基于智能卡，利用Java Card技术，侧重于应用扩展性、安全性和高效性的角度在Java Card应用程序体系结构卡片端完成电子钱包及电子存折应用程序的设计、开发及测试。通过行业应用开通文件的添加及复合消费的设计，实现了金融与多行业应用结合的智能卡电子钱包及电子存折应用。在安全性方面，该应用通过国际DES和国密SM双重加密算法来保障电子钱包及电子存折卡片的安全性。另外，通过对卡片文件结构、交易流程、交易命令、写卡片E2PROM位置等进行优化，实现了设计要求，提升了电子钱包及电子存折卡片的交易速度。

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第9篇：集成电路后端设计流程范文

一、充分认识建设光伏高新区对推动秀洲工业经济转型发展的重大意义

（一）加快建设光伏高新区是推动秀洲工业经济转型发展的迫切需要

通过多年来的努力，秀洲工业经济得到了长足的发展，工业化发展水平稳步提高，实现了从传统农业区向现代工业区的历史转变。但也必须清醒地看到，当前秀洲工业正面临着产业结构不尽合理、要素制约日益趋紧、产品附加低端锁定等严峻挑战。在转型升级的爬坡过坎阶段，传统产业是发展的基础，是吸纳就业、维护社会稳定和保障政府税源的主力军；新兴产业是发展的引擎，是破解可持续发展瓶颈和实现跨越式发展的关键点。秀洲工业经济需要立足当前、着眼长远，在改造提升传统产业同时，更需要加快培育发展新兴产业的步伐。结合秀洲产业基础，从增长潜力、带动效应、技术优势等方面看，加快培育以光伏为核心的新能源产业，建设光伏高新区是最好的选择。

（二）以光伏为核心的新能源产业发展迅猛、前景光明

从长远看，传统的石油、煤等化石能源将枯竭，再加上低碳发展、绿色发展、保护环境的要求越来越高，以光伏为代表的新能源代替传统能源已是大势所趋，且进程日趋加快。光伏产业作为我国为数不多在国际市场上具有话语权的新兴产业，近两年由于受国内市场启动缓慢、国际贸易保护等多种因素影响，全行业陷入低谷，但这一困难是暂时性的、结构性的。随着国家层面的高度重视，今年以来已连续出台了一系列政策举措，包括支持光伏企业结构调整，开发国内市场，加快技术创新，优化信贷支持等，从今年下半年的情况看，国内光伏行业已经“回暖”，态势向好。同时，随着目前光伏产业正步入大规模整合提升、大规模技术创新、大规模资源要素重新配置的阶段，对于不具备明显先发优势的秀洲而言，是“中途发力”、“弯道超车”的窗口期。

（三）光伏高新区创建以来开局良好，成效初步显现

自去年12月正式启动光伏高新区建设，在近一年的时间里，通过共同努力，创建工作开局良好，成效初步显现。

最直接的成效就是引进了一大批项目。至2014年4月，累计已引进光伏类项目23个，总投资折合人民币达100多亿元，今年在谈的意向项目也已有16个。国家电网浙江省分布式光伏并网技术研究院、国家纳米中心长三角研究院、中国电子第十一设计研究院华东区总部项目等“国”字号单位纷纷在秀洲设立地区总部或研发中心等功能性机构，南源环保等一批重大项目已开工建设。与此同时，一批世界500强或行业龙头企业项目也正在密切对接之中。这些项目的共同特点是产业层次高、技术含量高、产品附加值高、发展前景好，是我们多年来一直想引进的企业。可以这么说，光伏高新区的品牌效应开始显现，影响力不断扩大。

第二，最重要的成效是理清了建设光伏高新区的思路，且实践证明这一思路是可行的、卓有成效的。围绕一个产业，建设专业园区，走专业化发展道路，符合下一步区域经济发展的方向；按照“五位一体”的总体要求，坚持创新驱动，不断强化“应用促创新、创新促发展、改革促发展、开放合作促发展”的开发模式，符合新兴产业培育的路径。坚持从秀洲和行业的实际出发，高端切入，错位发展，主攻光伏专用设备和光伏发电核心部件、光伏发电系统集成及高效光伏电池与组件、新一代光伏发电技术及光伏光热集成技术等三大重点领域，符合光伏行业下一步发展的趋势。坚持专业化招商，委托专业中介机构编制“产业地图”、“招商地图”，有的放矢开展招商，符合产业招商的特点。坚持自我加压，倒排计划、倒排时间，在园区成立的第一个100天和第二个100天分别举行活动，邀请一批客商，签约一批项目，推介园区，展示园区，也充分证明了我们有一支很强战斗力的队伍。

第三，最“给力”的成效是得到了各级领导的重视和支持。政策集成创新本身就是“五位一体”试点内容之一，光伏高新区的建设得到省、市的有力支持。同时，近一年来，光伏高新区建设得到各级领导的高度关注，省、市主要领导和分管领导多次批示，国家能源局、国家科技部、国家工信部领多次实地调研，高新区已经获批承建国家“863计划”项目，也有望获得“国家新能源示范城市”称号，这为下一步发展营造了良好的环境。

总之，建设光伏高新区、培育以光伏为核心的新能源产业是秀洲工业经济应对新形势、实现新突破、得到新跨越的关键所在，也是省、市交给我们光荣而重大的任务。同时，通过近一年来的创建工作，已经有了一个良好的开端，基础扎实奠定。因此，下一步，需要我们进一步统一思想，形成共识，凝心聚力，全力以赴推进。

一方面，要咬定青山不放松。建设一个专业园区，培育一个新兴产业，绝不可能一蹴而就，二是一个长期的过程。如上海张江高科技园区，经过20年的开发，才构筑全国领先的生物医药创新链和集成电路产业链的框架。再如平湖光机电产业基地，自1999年引进第一家机电企业，经过10多年的坚持，才发展成现有规模。光伏高新区的建设同样如此，要有咬定青山不放松的精神，要有不达目的不罢休、不获全胜不收兵的劲头。绝不能抓一阵子，烧三把火，也绝不能稍有成绩就沾沾自喜，更绝不能一有困难就轻言放弃，定了干，干就干到底，抓就抓到位，有始有终，善始善终，才能真正见到成效。

另一方面，要集中力量办大事。建设光伏高新区绝不仅仅是秀洲工业园区的任务，应该是全区上下，各级各部门的共同任务，需要区级各部门包括各镇、街道的共同参与和大力支持。建设光伏高新区需要聚全区之资源，进一步强化土地、资金、人员等各种要素保障，也需要汇全区之智，出谋划策，共同探讨、研究建设的思路和举措。要通过举全区之力，加快建设光伏高新区，打造秀洲工业的“升级版”。

二、发挥光伏高新区在推动秀洲工业经济转型发展中核心作用的举措

回顾光伏高新区创建一年来的情况，成效明显，但也应该清醒地看到存在的问题和 困难：一是园区尚未成型。尽管引进了一批项目，但真正对园区建设有支撑作用的大项目还没有实质性突破，特别是与国内领先的成都双流新能源园区、中国电谷·保定国家高新区等相比，差距比较大。二是面临技术和市场风险。新兴产业代表未来，存在一定技术和市场选择的风险，引进什么样的企业，走什么样的技术路线，这也是一个大的挑战。三是工作力度上需要进一步加大。对外，由于光伏产业是一个新兴行业，在应用、商业模式、技术、金融等方面需要创新，而创新需要得到上级的支持，如何向上向外争取更多的支持，需要进一步加大工作力度；对内，加强产业发展、示范应用和技术创新之间的协同上还需要进一步推动，招商选资、产业培育的重点需要进一步明确、力度需要进一步加大，要素瓶颈制约的突破上需要进一步创新。

如果说，2013年是光伏高新区创建的开局之年、起步之年，2014年则是完成全省“五位一体”试点三年目标的关键之年，是抢抓国内外光伏行业整合良好机遇，创建“国内一流、面向世界”中国光伏科技城的发力之年。因此，2014年，要针对存在的问题和困难，应对新的形势，进一步以百倍的工作努力，全力以赴推进。具体要进一步做好七方面工作：

（一）进一步明确方向

围绕“五位一体”试点的总体要求，进一步明确光伏高新区的发展方向，要力争通过3-5年的努力，把光伏高新区打造成为全国领先、具有核心竞争力的专业化园区。

全国领先，就是定位要高，这也是全省“五位一体”试点的要求。要全国领先，最核心的标志是全国领先的重点企业，要在光伏电池、系统集成、新一代产品、光伏配件等领域，着力培育若干家销售规模上百亿，掌握核心技术和自主知识产权，规模效应高、创新能力强的龙头骨干企业，鼓励发展一批实现差异化发展的创新型成长性中小光伏企业。最直观的标志是全国领先的应用示范，要加快实现园区光伏发电全覆盖，原有屋顶全面改造，新建建筑逐步安装，真正全面打造国家“新能源示范园区”。

具有核心竞争力，就是要创新方法，聚集资源，打造高新区独特的竞争优势。一要走“产业链垂直整合”的道路。紧紧围绕光伏整个产业链的相关环节，依托相互之间的关联性，把研发设计、装备制造、生产制造、应用开发等相关环节上的龙头企业、优势企业聚集整合起来，形成强强联合的优势产业链，打造产业发展的核心竞争力。二要走“产业培育、示范应用和技术创新协同推进”的道路。坚持以产业培育为核心，以示范应用带动技术创新，以技术创新推动产业发展，通过三个环节的协同推进，打造工作推进机制的核心竞争力。三要走“强化公共服务平台”的道路。在继续完善高新区基础政策硬平台的同时，加大检验检测、投融资、交易展示等公共服务软平台建设力度，打造服务体系的核心竞争力。

专业化园区，就是要围绕一个主导产业来打造园区。这一主导产业主要聚焦光伏产业，但同时也要树立“泛光伏”的理念，要把与光伏相关的光电一体化、电力电气、高端装备制造等产业纳入培育的范围，以拉长产业链、抵御单行业风险。

（二）进一步加快产业基地建设

一是明确招商重点。按照高新区现有的产业基础与资源，按照光伏行业目前的发展现状，按照高新区需要尽快成形的要求，必须要突出重点抓招商，即以“四个为主”为重点开展招商选资：要以重大项目为主，光伏产业作为资本和技术密集型产业，作为市场“大起大落”的新兴产业，要把具有较强实力、较强技术研发能力的龙头企业作为招商的重中之重，从而带动整个产业链发展，支撑高新区发展。要以电池及组件制造为主，光伏电池的特点决定电池及组件制造是整个产业链的核心环节，只有引进了电池及组建制造的龙头企业，才能聚集中后端的逆变器、智能电表、控制系统等企业，也更容易突破引进附加值更高的、也是最理想的光伏装备项目。要以“泛光伏产业”为主，在重点突破光伏产业的同时，拓展LED、新一代环保高效储能系统等产业，整体打造产业优势。要以光伏制造业为主，通过引进制造项目，带动研发设计、应用推广等高端生产业发展，形成完整产业链。

二是创新招商机制。要在继续发挥“招商地图”等有效招商手段的基础上，重点突出四个“专业招商”：要推进专业中介机构招商，充分发挥中介机构信息量大、招商专业性强、组织网络覆盖面广、招商成本低、市场空间充分的优势，在继续加强与欧洲清洁能源协会、SEMI、中国光伏产业联盟等知名专业中介机构合作同时，进一步拓展与其他国内外知名中介机构合作，大力推进招商。要依托专业人员招商，加强与一批专业水平高、在行业内有一定地位和影响的客商、专家和领导的合作，通过他们开展招商选资工作，提高项目的针对性和成功度。要参加专业展会招商，组织参加德国慕尼黑太阳能展、日本东京国际光伏展、上海太阳能光伏展等国内外知名光伏专业展会，积极筹划举办“光伏发电应用博览会”和“中国（嘉兴）光伏产业发展高峰论坛”，对接和汇聚国家产业联盟、国内外重点企业、重点科研院所、产业关键人物等产业资源，推广光伏高新区。要强化专业化队伍招商，探索建立区光伏产业招商组，以光伏高新区为主体、区相关部门全力参与和配合，共同开展招商；进一步开展学习和培训，提高光伏高新区招商人员素质；健全招商内部竞争机制和激励机制，推动实效性。

三是加快项目建设。项目引进只是第一步，项目落地、建设、投产才是最关键的。从目前招商形势看，服务、推动、加快项目建设步伐将成为下一步光伏高新区建设至关重要的一项工作。要建立1个重大项目＋1个推进服务小组的机制，由区相关领导牵头，抽调区相关职能部门和光伏高新区管委会的精兵强将，建立推进服务小组，在审批、落地、建设、投产等各个环节，超常规集聚资源，超常规解决问题，超常规提供服务，切实加快重大项目建设进度。

（三）进一步推动示范应用

一是更好服务于产业培育。要紧抓国内光伏市场启动的重大契机，把握“市场促产业”的发展规律，建立健全光伏发推广应用与产业发展相互促进的良性互动机制，通过推动光伏发电应用示范，聚集行业内的目光，不断完善光伏产业链。要在继续抓好今年61MW分布式光伏发电项目的同时，积极向上争取规模，妥善处理好有限屋顶资源与项目需求之间的关系，合理确定新一轮项目规模，积极稳妥予以推进。

二是更加注重示范性。继续坚持“以点带面、示范先行、规模适度”原则，注重应用产品的多样化、应用领域的多元化。在继续大力抓好企业、集中式屋顶发电项目的同时，切实抓好国家“863”项目，努力成为全国示范。在推进光伏发电应用的同时，积极推进与储能系统的结合，探索更有效的技术模式。

三是更快推动应用模式创新。通过屋顶太阳能光伏发电示范应用，以政府为主导、相关政策为配套，鼓励以第三方建设合同能源管理为主，鼓励用户自建，逐步建立健全光伏发电标准化的规划设计、建设、运维管理规范体系，形成可持续发展的光伏发电商业创新模式，向全省、全国推广应用。进一步推动融资模式创新，积极探索金融租赁、收益权抵押、企业债、电站资产证券化等多种方式，拓宽企业融资渠道。

（四）进一步加强技术创新

一是发挥好省级重点企业研究院作用。以国家电网浙江省分布式光伏并网技术研究院、中国电子科技集团第三十六研究所光伏装备与智能控制研究院为依托，充分发挥省级企业研究院在人才资源集聚、技术研发突破、行业创新引领等方面的作用，支撑产业发展。按照“成熟一个、建设一个、扶持一个”的建设思路，在园区内建设不同研究方向的太阳能光伏省级及以上重点企业研究院。

二是积极引导开展协同创新。全力支持重点企业牵头实施产业目标明确的重大科技项目，不断加强与国内外知名高校、科研机构的合作， 在园区内联合建立包括企业研究院、工程（技术）研究中心、实验室、大公司地区研发总部等在内的光伏技术创新综合平台，对新型光伏技术、分布式光伏并网技术、光伏装备工程技术等方面的公共应用性技术和共性技术进行联合攻关和科技成果输出，从“制造”向“智造”并举。

三是加快公共服务平台建设。依托国电通、36所、中科优恒公司等机构，积极筹建国家级光伏质检中心，实现光伏产业研发生产和检验检测服务有机融合、互动发展。大力发展技术评估、技术咨询、技术服务、技术转移、专利、科技信息、投融资、人才培养、法律服务等各类中介组织，形成完整的服务保障体系，为企业提供便捷高效的服务。

（五）进一步促进产城融合

一是加强相关规划衔接。进一步细化光伏高新区建设规划，注重与秀洲新区、秀洲工业园区城市建设三年行动计划、服务业发展规划等有关方案规划的衔接，制定生产体系、生活体系与社区居民服务体系三个产业专项规划，促进三大产业的协调发展和空间的优化布局。

二是加强基础设施建设。加快推进光伏高新区及其周边交通网构建，加快东升西路延伸段、新08省道建设，完善加创路北段、洪高路延伸段等次干道和支路网络，着力构建立体式交通网络。进一步完善光伏高新区内燃气、供水、绿化、污水处理等重大设施基础和配套设施建设，推进中山西路、新塍大道绿化建设或改造，实现光伏高新区内道路绿化全覆盖，营造良好的生态环境。

（六）进一步强化要素保障

一是强化资金保障。积极争取上级资金，充分利用上级扶持光伏产业发展以及鼓励光伏应用的政策，争取光伏高新区基础设施建设、重大科技技术创新、重点科研机构建设、光伏发电上网电价等资金补助。加强财政资金整合，向光伏高新区建设倾斜；努力降低融资成本，加强与中国进出口银行浙江省分行等金融机构的融资对接合作；设立园区天使投资基金，组建政府创司，支持处在孵化期的光伏重点产业项目和重大科研团队项目。依托创业投资中介服务平台，组建民间私募风险投资基金，吸引民营风险投资公司参与园区科技风险投资。鼓励直接融资，引导光伏企业进入浙江股权交易中心等挂牌融资。

二是强化土地保障。积极推进光伏高新区范围内土地利用总体规划局部修编,做好光伏产业用地规划。对于符合省重大产业项目申报条件的光伏产业项目，积极争取纳入省重大产业项目库，力争重点项目用地计划指标由省单列下达解决。对于预评估好的光伏产业项目，确保全区新增工业建设用地指标优先倾斜。鉴于光伏高新区内不少地块已开发建设，必须加快“两退两进”工作步伐，加大淘汰落后产能力度，提高土地节约集约利用水平。

（七）进一步优化发展环境