电路设计论文精选(九篇)

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第1篇：电路设计论文范文

1.1放大器非线性模型当放大器工作在非线性区时，采用Taylor级数模型，放大器的输出信号与输入信号可表述。若k1和k3符号相反，输出信号的增益会随着输入信号功率的增大而减小，即增益压缩（AM－AM效应）。同时，输出信号的相位会随着输入功率变化而变化，即相位失真（AM－PM效应）［6］。对于固态放大器，k3＜0，其非线性特性是增益压缩，相位扩张。预失真的基本原理即通过二极管或其它电路结构产生与功放相反的非线性特性，从而抵消因功放非线性引起的幅度与相位失真，达到改善功率放大器线性度的目的，其原理如图2所示。由于2ω1－ω2、2ω2－ω1两个频率分量（三阶交调分量）通常落在带内难以消除，会对系统产生严重的干扰，因此是衡量放大器非线性的一项重要指标。

1.2电路设计在图1中，输入信号通过2个3dBLange桥后，分别送入两个放大器；一般情况下，两路信号功率相差15dB以上，可保证A1工作在线性状态。设放大器的线性增益为G0，放大器1和2的输出分别为。为了准确地拟合主放大器的非线性特性，放大后的误差信号应与主功放的非线性分量相等，即非线性工作的放大器应与主放大器工作在相同的功率回退状态。功分器和耦合器1均采用相同的3dBLange桥实现（δ1＝δ2＝0．707），整个预失真电路的增益应为0，可以满足上述要求。结合（7）、（9）、（10）三式，可以确定耦合器的耦合度和各个衰减器的大小。通过调节延时线的长度和微调衰减器的大小，得到对主放大器线性度较好的改善效果。采用ADS进行仿真，G0＝25．5dB，衰减器1的衰减量为22dB，衰减器2的衰减量为5．4dB，定向耦合器的耦合度为－16．7dB。耦合器2也选择Lange桥，不仅简化了电路的设计，同时也节约了版图面积。

2测试结果

本设计采用0．15μmGaAs工艺实现，芯片面积为1．9mm×3．0mm，芯片结构如图3所示。该预失真单片的中心频率为21GHz，采用5V电压供电，直流功耗0．8W。采用矢量网络分析仪测试该预失真电路的增益和相位特性，设置中心频率为21GHz，输入功率扫描范围为－20～14dBm。测试结果如图4所示。该预失真电路可以提供3dB的增益扩张，以及20°以上的相位压缩。验证了该芯片可以产生预失真信号后，将其与功率放大器级联，测试其对功率放大器线性度的改善情况。测试结果表明，加入预失真电路后，功率放大器的P－1从22．2dBm提升至22．8dBm，相位误差从P－1处20°以上减小至3°以内，如图5所示。虽然增益波动最大为－0．4dB，但是该预失真电路修正了绝大部分的相位误差，同时一定程度上提高1 dB压缩点。为了验证该预失真电路的线性化效果，进一步测试采用中心频率为21GHz、间隔为10MHz的双音信号作为输入信号，比较相同的输出功率下，加入预失真芯片前后三阶交调指标改善情况，如图6所示。测试结果表明，该预失真芯片对功率放大器三阶交调最高可有27dBc的改善，在功率回退3dB时，可有5dBc的改善。在对功率放大器三阶交调为－30dBc的抑制条件下，驱动放大器输出功率从13dBm提高至17．5dBm。但是，五阶分量在回退过程中会有一定程度的恶化，如图7所示。由于流片过程中采用的电容比设计电容小20％，预失真电路中功放的特性出现了一定的偏差，导致了幅度修正不平坦、三阶分量在回退至小功率时改善效果不明显，也是五阶分量恶化的主要原因。对五阶分量改善不好的另一原因是要对高阶分量有很好的抑制，需要精确地产生预失真信号，而产生该信号非常困难，通常的做法是预失真系统中包含某种反馈以实现自适应，而这会使电路的复杂程度增大。为了验证该预失真电路的通用性，将该芯片与一高功率放大器（HPA）级联，进行了双音信号测试，结果如图8所示。在功率回退的整个过程中，IM3均有不同程度的改善，在输出29dBm时可改善15dBc以上，同时五阶分量并不会恶化。在－30dBc的抑制条件下，HPA输出功率可从28dBm提高至33dBm。

3结论

第2篇：电路设计论文范文

图2所示为驱动电路设计的方案框图，电路包含光纤发送电路、驱动转接电路、驱动器三部分。实际应用中，IGBT与DSP控制板的安装位置相距较远，为了增强抗干扰能力，实现远距离传输，由DSP控制板发出的PWM波(电信号)经光纤发送电路转换为光信号再经光纤传至驱动转接电路。驱动转接电路将光信号转换为与IGBT驱动器电平匹配的电信号，送给IGBT的驱动器。驱动转接电路要靠近IGBT驱动器安装，两者通过屏蔽排线连接可以增加抗干扰性。驱动器上反馈的IGBT故障信号沿与上述PWM波传输相反的路径送给DSP控制板，DSP对其处理然后发出相应保护指令。驱动器保护电路负责检测和保护功率器件，防止意外产生，可立即关断器件。

2驱动电路设计

2．1光纤发送电路由DSP发出的PWM信号先通过RC滤波和施 密特触发器整形后送给后面的光纤发送电路，转换为光信号，如图3所示。RC低通电路的参数如图3所示，截止频率fp=1/2πR1C1=6．8MHz，可滤除PWM波的高频干扰，二极管D1、D2将电平钳位在0V或5V，反相施密特触发器74HC14输出传递延迟为几十ns。二输入与非门SN75452的目的是为增强驱动能力。光纤发送、接受器分别采用AVAGO的HFBR1521和2521，这对组合能实现5MBd的传输速率下最大20m的传输距离。

2．2驱动转接电路驱动转接电路接收光纤传递过来的PWM波信号，将光信号转换为电信号，然后分成两路送给并联的两个IGBT的驱动器。图4为驱动转接电路的部分原理图。为了防止IGBT直通［7］，要求IGBT上、下管驱动信号不能同时为高电平。驱动转接电路将输入的两路信号PWM-A，PWM-B(对应IGBT上、下管驱动信号，低电平有效)其中一路信号做“非”处理然后与另一路信号做“与非”处理，这样，当驱动转接电路输入的两路PWM信号同时为低电平时，驱动转接电路输出PWM信号为低电平(高电平有效)，IG-BT上、下管均关断而不会直通。IGBT发生故障时，如过流、短路和驱动器电源欠压等，驱动器会反馈故障信号给驱动转接电路(图4中的SO1、SO2)。在驱动转接电路中将PWM信号与IGBT故障反馈信号SO(低电平有效)做“与”处理，这样当驱动器检测到IGBT故障时，驱动转接电路会封锁PWM信号输出(输出低电平)，及时关断IGBT。同时故障信号经驱动转接电路、光纤发送电路反馈给DSP，DSP对其处理后发出相应保护指令。

2．3驱动器电路

2．3．1输入信号处理2SP0320T2A0是基于CONCEPT公司的SCALE－2芯片组的驱动器。该驱动器采用脉冲变压器隔离，通过磁隔离把信号传到高压侧。根据脉冲变压器一次侧二次侧，芯片分为原方和副方。原方芯片有两个重要的特点:①芯片带宽很高，可以响应极高频的信号;②芯片的两个脉冲信号INA、INB输入跳变电平比较低，虽具有施密特特性，可是若噪声超过这个数值，驱动器也能响应。在SCALE－2输入芯片中，一般不使用窄脉冲抑制电路。但是若驱动器前端脉冲信号进行长线传输时，鉴于上述噪声干扰，窄脉冲抑制电路非常必要，然后再经施密特触发器CD40106，可将信号跳沿变得陡峭。门电路要就近接入INA、INB脚，如图5所示。为提高抗干扰能力可以在接收端放置一数值较小的下拉电阻，为提高输入信号的信噪比则可在输入侧配置电阻分压网络提高输入侧的跳变门槛，例如本来输入电压门槛分别为2．6V和1．3V经电阻R1=3．3kΩ和R2=1kΩ提高到了11．18V和5．59V。

2．3．2报错信号的处理报错信号SO管脚直接连到ASIC中，其内部为漏极开路电路，对噪声比较敏感，且连线越长，对噪声越敏感。对SO信号的处理有以下的方法:(1)SO信号必须有明确电位，最好就近上拉;(2)SO信号经过长线传输时，可以配合门电路，提高电压信号抗干扰能力，且接收端配合阻抗合适的下拉电阻;(3)SO接10Ω小电阻，再用肖特基二极管做上下箝位保护，控制器端用电阻上拉。如图6所示对应上述的第2种，虚线表长线传输。

2．3．3IGBT短路保护当IGBT发生短路时，短路电流会在短时间内图6报错信号处理达到额定电流的5倍～6倍［8］，此时必须关断IG-BT。否则会造成IGBT不可恢复的损坏，因此为保护功率器件，需要设计保护电路。短路检测一般用电阻或者二极管，检测功率器件C、E的饱和压降，图7则为二极管检测电路，当IGBT发生短路时，集电极电位上升，二极管截止，VISO通过R向C充电至参考电位，相应的比较器输出翻转，从而检测到短路状态。式中:VGLX为驱动器的关断电压，2SP0320T－2A0关断电压为－10V，C的值推荐在100pF～1nF，R的值推荐在24kΩ～62kΩ。驱动器短路保护原理如图8所示(由电阻Rvce检测短路)。其中VISO、VE、COM是由芯片内部将副边输出25V电源处理出来的端口。VISO、VE之间15V，是稳压的，COM、VE之间－10V，是不稳的。当IGBT导通时，B点电位从－10V开始上升(内部mosfet将B点电位箝在－10V)，IGBT集电极电位开始下降至Vcesat(2V左右)，最终B点电位也达到Vcesat;当IGBT短路后，IGBT会退出饱和区，此时A点电位(集电极)会迅速上升到直流母线电压，A点通过电阻向B点充电，由二极管钳位，B点电压在15V左右。经过一段时间后(极短的时间)，B点电位上升到参考电压C点，比较器翻转，IGBT被关断。参考电压通过电阻R2来设置，VREF=150μA•R2。由于密勒电容的存在，当IGBT短路时，门极电位会被抬升，相应短路电流会增大。门极钳位电路可以将门极电位钳住，以确保短路电流不会超过规定的范围，一般有俩种方法:①G和E之间接一个双向的TVS。②门极直接接一个肖特基二极管将门极钳位在15V。IGBT发生短路时，此时关断管子di/dt会很大，电路中的杂散电感会感应出很高的尖峰电压或较大的dv/dt，关断过压值可通过Vtr=Lsdi/dt计算，Ls表杂散电感，这些都可能损坏IGBT。有源钳位电路［9］则可以钳住IGBT的集电极电位，当集电极－发射极电压超过阈值时，部分打开IGBT，从而令集射电压得到抑制。有源钳位电路一般在发生故障时才会动作，正常时不动作，因为在器件正常关断时产生电压尖峰不太高，但过载和发生短路时，此时关断管子会产生非常高的电压尖峰。最基本的有源钳位电路，只需要TVS管和普通快恢复二极管即可构成，但存在TVS管功耗大和钳位效果不好等缺点，基于SCALE－2设计的AdvancedActiveClamping电路改进了这些缺陷，钳位的准度及电路的有效性大大提高，可参考文献［10］。

3实验波形与分析

将设计出IGBT驱动电路应用在前面所述500kW光伏逆变器上。我们用示波器分别测量一路PWM信号光纤发送板的输出波形和光纤转接板的输入波形，如图9(a)所示，测量光纤转接板输出波形和IGBT驱动器输出波形，如图9(b)所示。同一桥臂上下管的驱动信号如图9(c)所示。可以看出，该驱动电路信号传输延迟小，跳沿陡峭，信号无失真，说明其抗干扰能力强。上下管的脉冲之间明显有一死区时间，可防止桥臂直通。采用了该驱动电路的500kW光伏逆变器运行状况良好。我们测量了其约80%负载时并网电流波形，如图9(d)所示，电流波形为光滑正弦波，总谐波畸变率THD＜2%。

4结论

第3篇：电路设计论文范文

前导0计数器电路实现的功能：从数据的高位往低位计算连续0的个数，若出现1，则停止计数．

1.1设计理论本文设计一个108位前导0计数器电路，采用2位分组的并行计数算法，电路设计原理如下：如图2所示，前导0计数电路将数据位宽平分为高半位和低半位两个部分，然后分别对两部分前导0个数进行计算，在下一级计数逻辑对上面两个计数器结果进行汇总．当n＝2时，相当于4位前导0计数电路；当n＞2时，相当于2n位前导0计数电路．

1.24位前导0电路设计如图3所示，Count［1：0］可以表示Data［3：0］不全为0时前导0个数；当Data［3：0］全为0时，前导0的个数为4，Count［1：0］最多也只能表示3，因此需要Z信号作为Count的拓展位［4］．当Data［3：0］全为0时，前导0个数是4，拓展位Z＝1，count［1：0］＝2′b00，Z与Count［1：0］组成3位二进制计数值，为3′b100，正好可以表示Data［3：0］全为0时前导0的个数4．

1.38位前导0电路设计8位前导0电路是在两个4位前导0得出的计数结果后再做一次选择，对前面两个4位前导0的计数结果进行汇总．8位前导0的电路结构如图4所示．图4中，左上方电路计算高4位前导0个数，右上方电路计算低4位前导0个数．当高4位全为0时，则需将高4位前导0个数与低4位前导0个数相加；当高4位不全为0，则只需输出高4位前导0个数即可．当Data［7：0］不全为0，Count［2：0］即可表示前导0的个数；当Data［7：0］全为0，则Count［2：0］＝3’b0，Z＝1，构成二进制1000可以表示成8个0．从8位前导0电路结构，再结合4位前导0电路结构，由此找出前导0电路设计规律，为108位前导0电路设计提供结构的拓展．将8位前导0电路结构进行模块层次化，如图5所示．图5所示，浅灰色模块（四端口模块）是1个NR2D和1个INVD，深灰色模块（三端口模块）是1个AN2D，上一级的白色模块是3个MUX2D，下一级白色模块（五端口模块）是5个MUX2D．在大位宽前导0电路设计中，每向下增加一级模块，模块的个数就会增加一倍，白色模块的MUX2D就会增加2个，浅灰色和深灰色模块的逻辑单元不变．

1.4108前导0电路设计将64位、32位和12位这三个前导0电路进行拼接，组成的108位前导0电路结构如图6所示．如图6所示，从上到下分别是第一级模块、第二级模块、第三级模块、第四级模块、第五级模块、第六级模块、第七级模块．各个模块的内部逻辑电路如图7所示，其中白色模块n（n≥2）是指模块的级数。

2电路优化

2.1Z信号树逻辑优化图6中深灰色模块（三端口模块）是Z信号树逻辑模块，Z信号树经过优化之后如图8所示．

2.2Count树逻辑优化图6中白色模块（五端口模块）构成Count树，Count树由MUX2D逻辑单元构成．由于MUX2D标准单元存在传输管，导致标准单元延时大，以及单元驱动能力弱的情况［5］．因此需要将传输管逻辑单元优化成速度快、稳定性好的CMOS互补逻辑单元。将MUX2D传输管逻辑单元通过逻辑换算，使之成为互补的CMOS逻辑单元，可以有效提高Count树的计算速度和稳定性．根据Count树中白色模块（五端口模块）所处的模块级数，分奇偶两种情况分别进行逻辑换算和重组，优化之后的逻辑结构如图9所示．从图9发现，优化后的逻辑电路中有反相器存在，并且随着模块级数增加，反相器个数也在增加．因此有必要将反相器提取出来，以一个大尺寸的反相器来代替这些分散的反相器，这样既可以满足驱动的需要，也可以用来减少面积．于是进一步优化之后的电路结构如图10所示．

2.3单元尺寸优化在同一级有关联的相邻两个模块，由于扇出不同造成负载不一样，因而不同模块内部单元尺寸的调整顺序也不一样．108位前导0电路逻辑单元尺寸调整的顺序如图11所示．从图11可以看出，首先优化第1条路径的尺寸，按照阿拉伯数字依次增大的顺序，依次进行不同路径的模块单元尺寸调整，最后优化第13条路径．每条路径都是顺着箭头的方向，对各个模块依次进行单元尺寸的调整．

3性能比较

在108位前导0电路设计完成过后，提取电路设计的网表进行PT分析，通过PT分析获得到时序和面积结果．然后分别与传统前导0计数器的RTL级代码［6］进行DC综合的结果，以及8位分组的RTL级代码进行DC综合的结果进行比较，如表1所示．通过比较发现，传统前导0的RTL级代码进行DC综合的时序和面积都太大，相对而言8位分组前导0的RTL级代码进行DC综合的时序却要比它要好得多，这也是当前一直使用8位分组前导0的RTL级代码的原因．然而本文设计的2位分组的108位前导0电路，进行PT分析的时序比8位分组DC综合的时序少了19％，但面积却比8位分组的差了20％．由于计数器的运算速度对浮点加法的运算是至关重要的，在面积相差不大的情况下这个电路设计仍然是非常成功的．

4结束语

第4篇：电路设计论文范文

通常的Serdes发送器由PLL电路、MUX电路以及驱动器电路构成。PLL电路用来产生符合协议要求的时钟频率；MUX电路用来将多位并行输入数据转换成一位串行输出数据，控制Driver电路；Driver电路用来将MUX电路的串行输出数据转化成符合协议电气要求的差分输出信号。该结构的缺点在于PLL电路产生的频率以及Driver电路产生的输出信号特征仅能符合特定的协议，针对不同的协议需要重新设计PLL电路以及输出驱动器电路，电路不具有扩展性。包括可以进行输出速率选择的PLL电路、带有上升/下降时间控制的MUX电路以及输出信号幅度可调的驱动器电路。针对不同的协议，通过速率选择信号设定PLL电路输出不同的时钟频率，同时通过上升/下降沿速率控制模块调整输出信号的上升/下降沿时间，并通过幅度控制模块以及预加重幅度控制模块调整输出信号的幅度，从而满足不同协议的相应要求。

2.多协议Serdes发送器电路设计

2.1PLL电路

PLL电路用来为数据发送器提供频率稳定的时钟信号，由鉴频鉴相器、电荷泵、环路滤波器、振荡器、可编程分频器以及占空比调整电路构成。通过控制信号控制分频电路的分频系数，电路可以输出符合不同协议要求的时钟频率。通过在时钟信号在上升沿和下降沿对数据分别进行采样，可以通过最高数据率一半的时钟频率来完成数据的发送，但是需要保证时钟信号的占空比为50%。为了降低成本，本设计采用了环形振荡器VCO电路，同时设计了占空比调整电路（DCC）来调整输出时钟信号的占空比。当时钟馈通、电荷注入以及电流源不匹配影响电荷泵时，其影响均可等效为电流源不匹配对电路的影响。

2.2MUX电路

MUX电路用来将输入的低速并行信号转换为高速串行输出信号。由于采用了半速时钟结构，MUX电路采用了奇偶序列分别转换成两路串行数据后再合并为一路输出的方式，分频后的时钟信号分别控制两个5:1的数据选择器，将输入数据按奇偶序列转换为两路输出。两路输出信号经过由clk_m控制的2:1的数据选择器输出差分数据信号symdata_m/p。同时，考虑到整体电路中需要实现预加重功能，差分数据信号symdata_m/p经过延时模块，延时一个数据周期并将数据反相，其输出信号为trdata_m/p。

2.3驱动器电路

为了适应不同协议对输出信号的电气特性要求，本文设计了包含预加重幅度控制以及输出电压幅度控制功能的驱动器电路，包含电源模块、N个预加重单元以及M-N个输出幅度调整单元。电源模块由运放A2以及驱动管M1构成，用来为驱动器电路提供稳定的电源Vreg，其电压等于参考电压Vref。

3.总结

第5篇：电路设计论文范文

1．1开关半波检波开关半波检波原理如图2所示，半波检波只保留待检信号幅值大于零的波形，半波检波等效于待检信号与参考方波信号相乘，下面对其原理进行介绍。开关半波检波输出为直流分量和高频分量，采用低通滤波器滤除高频分量，即可得到直流分量。

1．2开关全波检波开关全波检波将幅值大于零的半波保留，将幅值小于零的半波翻转上去。开关全波检波原理如图3所示。开关全波检波等效于与参考方波信号相乘，下面对其原理进行介绍。开关全波检波输出为直流分量和高频分量，需要低通滤波器滤除高频分量，得到直流分量。经过对半波检波和全波检波原理分析发现全波检波输出信号幅值是半波检波的2倍，全波检波比半波检波更适合检测弱信号，因此，本设计采用全波检波方法。

2检波电路设计

检波电路采用开关全波检波，模拟开关选择比较重要。本设计采用高速高精度模拟开关ADG333，ADG333具有功耗低;切换时间短，ton＜175ns，toff＜145ns;最大导通电阻45Ω;导通电阻差最大为5Ω;泄漏电流最大为5nA;电荷注入最大为5pC。全波检波电路需要两个运放，一个作为过零比较器，产生模拟开关控制信号;另一个将前级输出信号幅值小于零的波形翻转上去。本设计选用TI公司双运放芯片THS4032，THS4032带宽为100MHz，摆率为100V/μs，噪声为1．6nV/Hz。选THS4032的主要原因是摆率大，做过零比较器切换时间短。全波检波电路设计如图4所示。

3实验与结果分析

3．1检波电路测试采用AD9953和3458A八位半数字表测试检波电路分辨率。通过改变配置AD9953幅值寄存器(F)值，使输出信号幅值发生变化，采用3458A采集检波电路输出。通过测试发现全波检波电路分辨率达0．1mV。

3．2分辨率测试该系统设计的测量范围为150～650μm，经CST仿真得到的电容变化范围为0．146621～0．632366pF，分辨率为30nm，400μm处对应的ΔC=0．03423fF［9］。分辨率测试进行三组实验，分别在150，400，650μm处进行30nm台阶实验，观察输出电压是否为方波，三组实验结果见图6所示。由图5可得，三组实验结果都能实现30nm分辨率，主要问题是噪声电压导致电压在一定范围内波动。由上图可以看出:随着极板间距增大，变化30nm引起的电压变化减小，与电容位移曲线相符。噪声电压大约0．1mV，噪声来源主要有PCB布线噪声、运放噪声、电阻热噪声。

3．3示值稳定性测试该实验在超净间进行，温度为(22±0．1)℃。在400μm处进行示值稳定性实验，采用8位半数字表3456A，间隔2min测一次，测量16次，测试结果如表1所示。由表1可得，30min内示值稳定性为0．1mV，换算成位移漂移量大概为8nm。因此，测量系统在400μm时，30min内位移漂移为8nm。由于闭环驱动器采用压电陶瓷来驱动平台位移变化，压电陶瓷存在一定的蠕变和迟滞，其驱动电源输出电压存在波动，这些因素都会引起位移漂移，因此，实际位移漂移小于8nm。对其他位置做相同测试，位移时漂均小于8nm/30min。示值稳定性较高，满足系统稳定性高的要求。

3．4测量电路用于位移测量的对比实验将该测量电路与德国PI公司的标准测量电路进行比对实验，结果如表2，采用相同的电容传感器D—E30．200单极板电容位移传感器。由测量结果可知，利用设计的电容测量系统与PI测量电路进行对比实验，设计系统的最大测量偏差为20nm。

4结论

第6篇：电路设计论文范文

关键词：PCB；无线射频；RF电路；设计

1引言

射频(RF)PCB设计，在目前公开出版的理论上具有很多不确定性，常被形容为一种“黑色艺术”。通常情况下，对于微波以下频段的电路(包括低频和低频数字电路)，在全面掌握各类设计原则前提下的仔细规划是一次性成功设计的保证。对于微波以上频段和高频的PC类数字电路。则需要2~3个版本的PCB方能保证电路品质。而对于微波以上频段的RF电路．则往往需要更多版本的：PCB设计并不断完善，而且是在具备相当经验的前提下。由此可知RF电设计上的困难。

2RF电路设计的常见问题

2．1数字电路模块和模拟电路模块之间的干扰

如果模拟电路(射频)和数字电路单独工作，可能各自工作良好。但是，一旦将二者放在同一块电路板上，使用同一个电源一起工作，整个系统很可能就不稳定。这主要是因为数字信号频繁地在地和正电源(>3V)之间摆动，而且周期特别短，常常是纳秒级的。由于较大的振幅和较短的切换时间。使得这些数字信号包含大量且独立于切换频率的高频成分。在模拟部分，从无线调谐回路传到无线设备接收部分的信号一般小于lμV。因此数字信号与射频信号之间的差别会达到120dB。显然．如果不能使数字信号与射频信号很好地分离。微弱的射频信号可能遭到破坏,这样一来，无线设备工作性能就会恶化，甚至完全不能工作。

2．2供电电源的噪声干扰

射频电路对于电源噪声相当敏感,尤其是对毛刺电压和其他高频谐波。微控制器会在每个内部时钟周期内短时间突然吸人大部分电流,这是由于现代微控制器都采用CMOS工艺制造。因此。假设一个微控制器以lMHz的内部时钟频率运行，它将以此频率从电源提取电流。如果不采取合适的电源去耦．必将引起电源线上的电压毛刺。如果这些电压毛刺到达电路RF部分的电源引脚,严重时可能导致工作失效。

2．3不合理的地线

如果RF电路的地线处理不当,可能产生一些奇怪的现象。对于数字电路设计,即使没有地线层,大多数数字电路功能也表现良好。而在RF频段，即使一根很短的地线也会如电感器一样作用。粗略地计算,每毫米长度的电感量约为lnH,433MHz时10toniPCB线路的感抗约27Ω。如果不采用地线层，大多数地线将会较长，电路将无法具有设计的特性。

2．4天线对其他模拟电路部分的辐射干扰

在PCB电路设计中，板上通常还有其他模拟电路。例如，许多电路上都有模，数转换(ADC)或数／模转换器(DAC)。射频发送器的天线发出的高频信号可能会到达ADC的模拟输入端。因为任何电路线路都可能如天线一样发出或接收RF信号。如果ADC输入端的处理不合理，RF信号可能在ADC输入的ESD二极管内自激。从而引起ADC偏差。

3RF电路设计原则及方案

3．1RF布局概念

在设计RF布局时,必须优先满足以下几个总原则：

(1)尽可能地把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来，简单地说，就是让高功率RF发射电路远离低功率RF接收电路：

(2)确保PCB板上高功率区至少有一整块地，最好上面没有过孔，当然，铜箔面积越大越好；

(3)电路和电源去耦同样也极为重要；

(4)RF输出通常需要远离RF输入；

(5)敏感的模拟信号应该尽可能远离高速数字信号和RF信号。

3．2物理分区和电气分区设计原则

设计分区可以分解为物理分区和电气分区。物理分区主要涉及元器件布局、方向和屏蔽等；电气分区可以继续分解为电源分配、RF走线、敏感电路和信号以及接地等的分区。

3．2．1物理分区原则

(1)元器件位置布局原则。元器件布局是实现一个优秀RF设计的关键．最有效的技术是首先固定位于RF路径上的元器件并调整其方向,以便将RF路径的长度减到最小,使输入远离输出。并尽可能远地分离高功率电路和低功率电路。

(2)PCB堆叠设计原则。最有效的电路板堆叠方法是将主接地面(主地)安排在表层下的第二层，并尽可能将RF线布置在表层上。将RF路径上的过孔尺寸减到最小,这不仅可以减少路径电感,而且还可以减少主地上的虚焊点,并可减少RF能量泄漏到层叠板内其他区域的机会。

(3)射频器件及其RF布线布局原则。在物理空间上,像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来，但是双工器、混频器和中频放大器／混频器总是有多个RF／IF信号相互干扰．因此必须小心地将这一影响减到最小。RF与IF迹线应尽可能十字交叉，并尽可能在它们之间隔一块地。正确的RF路径对整块PCB的性能非常重要，这就是元器件布局通常在蜂窝电话PCB设计中占大部分时间的原因。

(4)降低高/低功率器件干扰耦合的设计原则。在蜂窝电话PCB上,通常可以将低噪音放大器电路放在PCB的某一面,而将高功率放大器放在另一面,并最终通过双工器把它们在同一面上连接到RF端和基带处理器端的天线上。要用技巧来确保通孔不会把RF能量从板的一面传递到另一面，常用的技术是在二面都使用盲孔。可以通过将通孔安排在PCB板二面都不受RF干扰的区域来将通孔的不利影响减到最小。

3．2．2电气分区原则

(1)功率传输原则。蜂窝电话中大多数电路的直流电流都相当小,因此，布线宽度通常不是问题。不过．必须为高功率放大器的电源单独设定一条尽可能宽的大电流线，以将传输压降减到最低。为了避免太多电流损耗,需要采用多个通孔来将电流从某一层传递到另一层。

(2)高功率器件的电源去耦。如果不能在高功率放大器的电源引脚端对它进行充分的去耦，那么高功率噪声将会辐射到整块板上，并带来多种的问题。高功率放大器的接地相当关键，经常需要为其设计一个金属屏蔽罩。

(3)RF输入，输出隔离原则。在大多数情况下，同样关键的是确保RF输出远离RF输入。这也适用于放大器、缓冲器和滤波器。在最坏情况下，如果放大器和缓冲器的输出以适当的相位和振幅反馈到它们的输入端，那么它们就有可能产生自激振荡。在最好情况下，它们将能在任何温度和电压条件下稳定地工作。实际上。它们可能会变得不稳定，并将噪音和互调信号添加到RF信号上。

(4)滤波器输入，输出隔离原则。如果射频信号线不得不从滤波器的输入端绕回输出端，那么，这可能会严重损害滤波器的带通特性。为了使输入和输出良好地隔离。首先必须在滤波器周围布置一圈地。其次滤波器下层区域也要布置一块地，并与围绕滤波器的主地连接起来。把需要穿过滤波器的信号线尽可能远离滤

波器引脚也是个好方法。此外，整块板上各个地方的接地都要十分小心,否则可能会在不知觉之中引入一条不希望发生的耦合通道。

(5)数字电路和模拟电路隔离。在所有PCB设计中，尽可能将数字电路远离模拟电路是一条总的原则，它同样适用于RFPCB设计。公共模拟地和用于屏蔽和隔开信号线的地通常是同等重要的，由于疏忽而引起的设计更改将可能导致即将完成的设计又必须推倒重来。同样应使RF线路远离模拟线路和一些很关键的数字信号．所有的RF走线、焊盘和元件周围应尽可能多地填接地铜皮．并尽可能与主地相连。如果RF走线必须穿过信号线,那么尽量在它们之间沿着RF走线布置一层与主地相连的地。如果不可能，一定要保证它们是十字交叉的．这可将容性耦合减到最小，同时尽可能在每根RF走线周围多布一些地，并把它们连到主地。此外。将并行RF走线之间的距离减到最小可使感性耦合减到最小。

第7篇：电路设计论文范文

关键词：无线接收FSKASK频率合成器TH71101

1概述

TH71101是双超外差式结构的无线电接收芯片，工作在300～450MHzISM频段，能与TH7107等芯片配套，实现ISM频段无线模拟和数字信号传输；内部包含一个低噪声放大器、双混频器、压控振荡器、PLL合成器、晶体振荡器等电路。能接收模拟和数字FSK/FM/ASK信号。FSK数据速率可达40kb/s，ASK数据速率达80kb/s，FM带宽15kHz；灵敏度111dBm。电源电压2.5～5.5V,工作电流8.2mA，待机电流<100nA。适用于ISM（工业、科学和医学）频率范围内的各种应用，如数据通信系统、无钥匙进入系统、遥控遥测系统、安防系统等。

2芯片封装与引脚功能

TH71101采用LQFP32封装，各引脚功能如表1所列。

表1TH71101引脚功能

引脚号符号功能

1VEE地

2GAIN-LNA低噪声放大器（LNA）增益控制

3OUT-LNALNA输出，连接到外接的LC调谐回路

4IN-MIX1混频器1（MIX1）输入，单端阻抗约33Ω

5VEE地

6IF1P中频1（IF1）集电极开路输出

7IF1N中频1（IF1）集电极开路输出

8VCC电源输入

9OUT-MIX2混频器2（MIX2）输出，输出阻抗约330Ω

10VEE地

11IFA中频放大器（IFA）输入，输入阻抗约2.2kΩ

12FBC1连接外接的中频放大器反馈电容

13FBC2连接外接的中频放大器反馈电容

14VCC电源输入

15OUT-IFA中频放大器输出

16IN-DEM解调器（DEMOD）输入

17VCC电源输入

18OUT-OA运算放大器（OA）输出

19OAN运算放大器（OA）负极输入

20OAP运算放大器（OA）正极输入

21RSSIRSSI输出，输出阻抗约36kΩ

22VEE地

23OUTPFSK/FM正输出，输出阻抗100300kΩ

24OUTNFSK/FM负输出，输出阻抗100300kΩ

25VEE地

26RO基准振荡器输入，外接晶体振荡器和电容

27VCC电源输入

28ENRX模式控制输入

29LF充电泵输出和压控振荡器1（VCO1）控制输入

30VEE地

31IN-LNALNA输入，单端阻抗约26Ω

32VCC电源输入

3芯片内部结构与工作原理

TH71101内部结构框图如图1所示。芯片内包含低噪声放大器（LNA）、两级混频器（MIX1、MIX2）、锁相环合成器（PLLSynthesizer）、基准晶体振荡器（RO）、充电泵（CP）、中频放大器（IFA）、相频检波器（PFD）等电路。

LNA是一个高灵敏度接收射频信号的共发、共基放大器。混频器1（MIX1）将射频信号下变频到中频1（IF1），混频器2（MIX2）将中频信号1下变频到中断信号2（IF2），中频放大器（IFA）放大中频信号2和限幅中频信号并产生RSSI信号。相位重合解调器和混频器3解调中频信号。运算放大器（OA）进行数据限幅、滤波和ASK检测。锁相环合成器由压控振荡器（VCO1）、反馈式分频器（DIV16和DIV2）、基准晶体振荡器（RO）、相频检波器（PFD）、充电泵（CP）等电路组成，产生第1级和第2级本振信号LO1和LO2。

图2FSK接收电路图

使用TH71101接收器芯片可以组成不同的电路结构，以满足不同的需求。对于FSK/FM接收，在相位重合解调器中使用IF谐振回路。谐振回路可由陶瓷谐振器或者LC谐振回路组成。对于ASK结构，RSSI信号馈送到ASK检波器，ASK检波器由OA组成。

图3ASK接收电路

TH71101采用两级下变频。MIX1和MIX2由芯片内部的本振信号LO1和LO2驱动，与射频前端滤波器共同实现一个高的镜像抑制，如表2和表3所列。有效的射频前端滤波是在LNA的前端使用SAW、陶瓷或者LC滤波器，在LNA的输出使用LC滤波器。

表2基准频率fREF、本振频率fL0、中频fIF与FRF镜像抑制关系

注入类型低端高端

fREF（fRF-fIF）/16fRF+fIF/16

fLO16·fREF16·fREF

fIFfRF-fLOfLO-fRF

fRFimagefRF-2fIFfRF+2fIF

表3在fIF=10.7MHz时，基准频率fREF、本振频率fL0与fRF镜像抑制的关系

参数fRF=315MHzfRF=315MHzfRF=433.6MHzfRF=433.6MHz

低高低高

fREF/MHz19.0187520.3562526.4312527.76875

fLO/MHz304.3325.7422.9444.3

fRFimage/MHz293.6336.4412.2455.0

4应用电路设计

第8篇：电路设计论文范文

一般觉得倘若数字逻辑上的电路频率上升到甚至越过45MHz到50MHz并且作业时超越这个频率的电路已占整个电子系统的相关数值这样的电路就是高速电路。

2高速电路的分布

在运用高速电路时由于作业的次数增加频繁披长也就比较短了些。波长和线路的长短相近那我们一定要将信号看作电磁波的波动。换一种说法就是由集成电路方面转向分布电路方面。在研究高速电路中肩的地方需要运用电磁学的理论肖频率到达怎样的限度需要运用这个理论这是一个没法解决的问题。如此说来是不是就真的不可以解决?这也并不是这样还是有一个标准可以参考的:在信号发生变化时如果信号没有传送到最末端再反射回来那就可以想到电磁波的效应了。在研究传输线时应该牢记的一个点就是阻抗匹配”。阻抗匹配的意思就是信号输出、负荷载动、传输线特点这三种要素的阻抗都是相一致的。

3高速电路设计在ABS中的应用

ABS中的零件主要是集成芯片集成芯片是ABS的灵魂厂般都会采用适合ABS工作的专用集成芯片。集成芯片上的电源电压时常会遇到缓冲突然间太大的情况，想要避免这样的情况就需要对集成芯片的电路做改动池就是多配备一个祸电容这样做就避免了毛刺对电源的作用减缓由电源环绕线路的辐射。祸电容的这一功能也常被运用在插座上。ABS采用高速电路的设计那就必定会运转高速但这并不是完全有利的肩可能会致使电源电压缓冲太过于强烈这又该如何克服呢?我们可以将高功耗的设备零件与它放在一起这样就能够克服了。高速电路设计应用于ABS系统后，制动总泵运转更加快速，制动压力调节器的调节功能十分急促有效，电子控制器的功耗大大降低整个系统的工作更为快捷有效。

第9篇：电路设计论文范文

近几年来，国内的高速电梯控制手段及群控管理方法、速度有着极大的革新。其控制技术可以归整为八个发展阶段，司机控制、按钮控制、微驱动平层控制、集选控制、交流双速控制、直流变压调速控制、交流调速控制、PC－PLC控制;群控管理方法为两类方式，区段分配方式及呼叫分配方式，这些技术使得电梯的群控体系控制特性有了极大改善;各国电梯厂商对于电梯速度也有着很大的竞争，现如今世界上电梯最高速可达到17．4m/s。

2光电开关与斯密特触发器

2．1光电开关

大多传感器电路所选择的都是槽型光电开关，其一般会利用最标准的U型结构，发射器及接收器在U型槽的两边，呈现出一个光轴，在对应检测物通过该槽并隔断光轴时，这时的光电开关就出现了开关量号。以槽式光电开关来讲，其最适宜检测运行速度较高的物体，其可以很好的分辨出透明及半透明的物体，应用安全性较高。因为光电开关输出及输入回路之间是利用电缘绝来实现的，因此其能够应用于众多的场合中。利用集成电路相关技术以及表面安装工艺制作的新型光电开关元件，其具有较好的延时性、拓展性、外同步、抗干扰、可靠性、运行区域稳定、自行诊断等诸多智能化功能。该光电开关属于脉冲调制主动式的光电探测体系类电子开关，其主要应用的冷光源为红外光、红、绿、蓝色光，可以不接触、无损害、快速将各类固体、液体、透明体、黑体、柔软体等物质控制其对应状态及动作。

2．2斯密特触发器

该传感器电路运用斯密特触发器对相关电平进行转换，便于很好地满足于传感器体系测量的精确度，斯密特触发器自身有着巧妙的滞后特性数字化传送门。其电路阀值电压为两个，正向阀值及负向阀值电压;双稳态触发器及单稳态触发器不相同，斯密特触发器整体上是电平触发型的电路，并不会依靠周边较为陡峭脉冲。其属于阀值开关电路的一类，输入级输出特性容易突变的门电路。该电路设计为阻隔相关输入电压所存在的微笑变化而导致的输出电压变化。斯密特触发器对应输出情况转换是由其相关输入信号变化而决定的，输入信号在最低电平提高时，电路状况变化中输入的电平及其相关输入信号是与高电平处降低中的输入变化电平不相同的，其对应阀值电压被称之为正向阀值及负向阀值电压。并且，因为斯密特触发器之内会有相关正反应，因此其输出电压所对应的波形通常较为陡峭。使用斯密特触发器不止是可以把周边转化减缓信号所呈现的波形进行一定整形，最终形成边沿陡峭型矩形波，并且能够把其互相叠加于矩形波的脉冲高与低处电平噪音合理清除。

3电路模块设计及实现

总体传感器电路模块呈现为:电梯脱离信号光电开关触发信号触发器终端处理元件。在相关电梯并未脱离缓冲器时，对应传感器有一个小挡板位于槽型光电开关之间，合理得隔档LED对三极管的触发。在电梯脱离了相关缓冲器时，经由安装于传感器间的对应弹簧将挡板有效的弹开，这时LED就能够轻易的触发光敏三极管。

4结语