浅析DDR4电路设计及布局布线

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摘要：随着嵌入式应用的性能需求越来越高，DDR的应用越来越广泛。新一代DDR的速率越来越高，电路设计过程中需要考虑的因素也越来越多，信号完整性设计变得越来越重要。且DDR的Debug过程非常繁琐，信号测试变得越来越困难，越来越不准确，而且很难验证。从ddr4实际布局布线出发，介绍了DDR4布局布线方面的部分关键点及注意事项。

关键词：DDR4；布局布线；信号完整性

DDR内存发展到现在，已经经历了DDR、DDR2、DDR3、DDR4四代，DDR5正在研发测试中，且即将商用量产。随着DDR的速率越来越高，相关电路设计的信号完整性问题变得越来越突出。

1DDR4与其他DDR的异同

1．1DDRxSDRAM参数对比

DDR觸DDR4差异性参数对比如表1所

1．2DDR4的引脚变化

（1）相对于DDR3、DDR4的新增引脚1）VDDQ：新增两个VDDQ引脚；2）VPP：内存的激活电压，2．5V－0．125V／＋0．250V；3）Bank组地址输入（Bankgroupaddressinputs）：指示被ACTIVTE，READ，WRITE或者PRECHARGE命令操作的Bank组；4）DBI：数据总线倒置。可以降低功耗并且提升数据信号完整性；5）命令输入（commandinput）：ACT＿n用于指示激活命令；6）PAR（Parityforcommandandaddress）：命令与地址总线奇偶校验，DDR4SDRAM支持奇偶校验；7）ALERT＿N（Alertoutput）：警示信号，此信号可代表DRAM中产生的多种错误，若此信号没有使用，则需要再板上将此信号连接至VDD；8）TEN（Connectivitytestmode）：连通性测试使能，在x16系统中需要，但是在x4与x8系统中仅在8Gb颗粒中需要。此引脚在DRAM内部通过一个弱下拉电阻下拉至VSS。（2）相对于DDR3、DDR4减少的引脚1）VREFDQ；2）bankaddress（1of3）；3）1个VDD，3个VSS，1个VSSQ。

2DDR4的互联拓扑结构

2．1拓扑结构

DDR4的数据线是一对一连接。对于地址、命令、时钟等，多片DDR4的拓扑结构一般采用Fly－by拓扑结构，该结构是特殊的菊花链结构，stub线为0的菊花链，如图1所示。

2．2信号线的端接

（1）数据线由于从DDR2SDRAM时代开始新增了ODT功能，数据线终端电阻内置，允许用户通过读写寄存器来控制DDR中内部的终端电阻的连接或者断开，所以在设计时不需要对数据线进行端接。（2）地址／控制线的端接在Fly－by拓扑结构中，最远分支是反射最严重的地方，因此一般在最远分支末端加上终端匹配电阻吸收反射来提高信号完整性。DDR4内存系统采用的Fly－by拓扑结构及终端匹配方案如图1所示，其中RT就是时钟、地址及控制命令线上的终端匹配电阻，它上拉到电源VTT。需要注意的是，VTT上拉电阻放置在相应网络的末端，即靠近最后一个DDR4颗粒的位置放置；注意VTT上拉电阻到DDR4颗粒的走线越短越好，走线长度小于500mil；每个VTT上拉电阻对应放置一个VTT的滤波电容（最多两个电阻共用一个电容）。

3DDR4重点信号处理

3．1信号分组

（1）数据线组数据线分组基本原则为一个字节一组，每个组11条信号线，以数据锁存差分线（DQS）作为参考，例如DATA0－7（DQ0－7）、DM0、DQS0为一组。（2）地址、控制、命令组地址线、控制线、命令线、时钟差分对为一个组，以时钟差分对作为参考，该组组内等长。如图3所示。

3．2走线长度匹配

（1）数据线组走线长度匹配对于数据线，每个BYTE与各自的DQS、DQM等长，即DQ0:7与DQS0、DQM等长，DQ8:15与DQS1、DQM1等长，以此类推。组内等长设置在10mil以内为最佳；建议设置在15mil以内。如图2所示。（2）地址／控制组走线长度匹配地址线、控制线、时钟线作为一组等长，组内等长参考CLK信号，误差范围最好控制在±20mil，速率低时可以适当放宽，2400MT／S时放宽到－120mil～＋30mil经验证没有问题。（3）CK、DQS差分对设计这两组差分对设计应考虑串扰，数据线与时钟信号之间拉开间距，差分对内等长最好在5mil以内。

3．3VREF处理

DDR信号一般通过比较输入信号和另外一个参考信号（VREF）来决定信号为高或者低。相对于DDR3，DDR4只保留了VREFA，VREFQ改由芯片内部产生。VREF（0．6V）要求更加严格的容差性，但是它承载的电流比较小、且相对比较独立。它不需要非常宽的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。布线处理时建议用与器件同层的铜皮或走线直接连接，无须在电源平面层为其分配电源。注意铺铜或走线时，要先经过电容再接到芯片的电源引脚，不要从分压电阻那里直接接到芯片的电源引脚。

3．4电源处理

（1）VDD（1．2V）VDD（1．2V）电源是DDR4的核心电源，其引脚分布比较散，且电流相对会比较大，需要在电源平面分配一个区域给VDD（1．2V）；VDD的容差要求是5％，详细在JEDEC里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性。（2）VPP2．5V，内存的激活供电，容差相对宽松，最小2．375V，最大2．75V。电流也不是很大，一般走根粗线或者画块小铜皮即可。（3）VTT电源VTT电源不仅有严格的容差性，而且还有很大的瞬间电流；可以通过增加去耦电容来实现它的目标阻抗匹配；由于VTT是集中在终端的上拉电阻处，不是很分散，且对电流有一定的要求，在处理VTT电源时，一般是在元件面同层通过铺铜直接连接，铜皮要有一定宽度。（4）VDD／VDDQ滤波电容的处理滤波电容的作用是控制阻抗，为芯片所在的Vcc与GND滤波。需要注意的是，滤波电容与芯片在同一层的时候，电容靠近芯片摆放，且不能把电容拉一条线到芯片引脚。

4结束语

DDR的设计一直以来都是很多设计者比较关心的地方，也是让很多工程师比较头疼的问题，首先DDR的相关理论及技术难点较多，比如timing、driverstrength、ODT等概念都需要理解；其次从layout角度来看，DDR不像串行总线一样，只有几对差分线，问题很容易定位，而DDR一旦出现问题，问题定位会成为一个棘手的问题，需要做大量的测试和试验。

参考文献

［3］李川，王彦辉，郑浩．DDR4并行互连传输串扰特性仿真与分析［J］．计算机工程与科学，2019－04

［4］刘波．DDR4高速并行总线的信号完整性仿真分析［D］．呼和浩特：内蒙古大学，2018－06

作者：孔庆亮 单位：北京圣非凡电子系统技术开发有限公司