CMOS芯片抗闩锁电路设计

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摘要:阐述了cmos芯片内部产生“闩锁”效应的机理及其危害;提出了一种CMOS芯片外围保护电路的设计方法，目的在于尽量避免CMOS芯片发生“闩锁效应”而被烧坏。对电路的拓扑形式及各部分的功能进行了详细的描述，CMOS外围保护电路进行设计完善后，CMOS芯片使用情况良好，未再发生过类似故障。

关键词:CMOS芯片;抗闩锁;外围保护电路;拓扑

1CMOS芯片“闩锁”诱因及危害

CMOS芯片内部存在固有的寄生双极型PNP晶体管和NPN晶体管，不可避免的在VDD和VSS之间构成了PNPN可控硅结构［1］。在一定的外界因素触发下(如电源噪声干扰)，VDD和VSS之间会感生横向电流IRS及纵向电流IRW，IRS、IRW的积累导致VDD和VSS之间的横向、纵向PNPN可控硅导通，两个PNPN可控硅之间形成正反馈闭合回路，即使外界的触发因素消失，在VDD和VSS之间也有电流流动，即“闩锁效应”。如果电源能够提供足够大的电流，由于“闩锁效应”，芯片将最终因电流过大而烧毁。“闩锁效应”不局限于发生在CMOS芯片的VDD和VSS之间，还有另一种情况是:某一普通I/O连接在具有带载能力的电源上，其相邻I/O连接在电源的回路地上，在一定的外界因素触发下，该相邻I/O之间发生“闩锁效应”，严重情况下导致芯片内部与I/O对应的键合丝烧断。基于上述描述，CMOS芯片由于其内部的固有结构，在一定的外部条件触发下必然会出现“闩锁效应”。因此，需对CMOS芯片的外围电路进行完善设计，尽量避免CMOS芯片在使用过程中发生“闩锁效应”。

2CMOS芯片抗闩锁技术方案

导致CMOS芯片发生“闩锁效应”的基本条件有以下三个:1)在一定的外界因素触发下，CMOS芯片内部的寄生双极型PNP晶体管及NPN晶体管的基极、发射极处于正向偏置;2)寄生PNP晶体管及NPN晶体管构成的PNPN可控硅结构的整体放大倍数大于1，即βNPN×βPNP＞1;3)电源提供的最大电流大于寄生PNPN可控硅结构导通所需要的维持电流。针对上述诱因，制定CMOS芯片外围电路设计方法，尽量避免CMOS芯片发生“闩锁效应”，且即使CMOS芯片发生“闩锁效应”，也由于外围电路的保护而减小“闩锁效应”的危害。具体的技术方案如下:1)注意抑制电源跳动，防止电感元件的反向电动势或电网噪声窜入CMOS芯片的供电端口，引起CMOS芯片瞬时击穿而触发“闩锁”效应。在CMOS芯片的供电端口应注意电源退耦，此外还要注意对电火花箝位。2)防止寄生NPN晶体管或PNP晶体管的发生极、基极正偏。输入信号的电压不得超过电源电压范围，输出端不宜接大电容，一般应小于0．1μF。3)注意电源限流。CMOS芯片的功耗很低，在设计CMOS系统的电源时，应限制电源的输出电流能力，如果电源电流小于寄生PNPN可控硅结构的维持电流，即使寄生可控硅有触发的机会，也不能维持闩锁。

3CMOS芯片抗闩锁电路设计

CMOS芯片抗闩锁电路［2］具体如图1所示。关于该电路，详述如下:1)为抑制电源跳动，在VDD与AGND之间、VSS与AGND之间增加退耦电容，如图1中C1、C2所示。2)CMOS芯片对供电环境的要求是:保证CMOS芯片的供电顺序，VDD先通电，VSS其次，最后是I/O接口。由于供电环境通常无法达到上述要求，本电路在正、负供电端分别增加了一个管压降小于1V的二极管，既不会对CMOS芯片的导通电阻、漏电流等特性有影响，还可以对CMOS芯片起到过压保护的作用。3)对于电压范围超过电源电压的输入信号，本电路对其进行了分压处理，保证I/O端的电压不超过电源电压，避免输入信号将CMOS芯片内部的键合丝直接烧断。4)对于具有带载能力的输入信号(如+15V、－15V、VCC)，本电路在其与CMOS芯片的I/O之间增加了电阻，起到了对输入信号限流的作用。当CMOS芯片相邻I/O之间的寄生可控硅结构被外界因素触发而产生闩锁时，由于输入信号端有限流电阻，输入的最大电流不足以使闩锁效应继续维持，避免闩锁效应烧坏CMOS芯片内部电路。5)本电路将具有带载能力的输入信号与其回路信号(如+15V与AGND)排布在CMOS芯片的非相邻I/O上，即使CMOS芯片相邻的I/O之间发生闩锁效应，由于电流没有回流路径，闩锁效应会很快消失。

4抗闩锁效果跟踪情况说明

笔者遇到过3起MAX308(一款CMOS工艺制造的多路选择开关芯片)使用过程中失效的案例，通过破坏性失效分析［3］，失效原因为“外界引入的异常信号触发了电路的闩锁，芯片内部形成了大电流，烧毁了键合丝”。图2是其中一片失效的MAX308的内部形貌。按照第3节所述内容对MAX308外围电路进行设计完善后，通过最近三年将近800片MAX308的使用情况分析，未再发生过因“闩锁”而导致MAX308烧坏的案例，说明针对CMOS芯片易发“闩锁”而采取的外围电路设计完善措施有效。

5结束语

阐述了CMOS芯片内部产生“闩锁”效应的机理及其危害。提出了一种CMOS芯片外围电路的设计方法，目的在于尽量避免CMOS芯片发生“闩锁效应”而被烧坏。对电路的拓扑形式进行了详细的描述，对CMOS芯片外围电路设计完善后的使用情况进行了跟踪，使用情况表明，文中所述设计完善方法可以有效预防CMOS芯片发生“闩锁”效应，措施有效。

参考文献

［1］樊海霞，朱纯仁．基于CMOS集成电路闩锁效应理论的实践［J］．电子测试，2015(18):42－43．

［2］康晓锋，李威，李东珊．CMOS电路抗闩锁研究［J］．微处理机，2009(2):81－84．

［3］黄东巍，蔡依林，任翔．集成电路动态闩锁效应检测方法研究［J］．电子元器件与信息技术，2018，8(14):14－15，19．

作者：杨东亮 王梅 郭警涛 单位：航空工业西安航空计算技术研究所