时钟稳定电路设计

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1引言

近年来，为了满足高速率工作的需求，许多系统采用双倍数据率技术，如DDRSDRAM和双采样ADC等［1］。在这些系统中，时钟信号的上升沿和下降沿都会被用来采样数据，因此，内部时钟信号的占空比就必须稳定在50％，并且要求时钟抖动要很小。然而，外部输入的时钟很难保证占空比为50％，且时钟在系统内部传输时，器件的不匹配、工艺偏差和温度的变化等因素也会引起时钟占空比的变化。许多方法可以为电路内部提供稳定的、占空比为50％的时钟信号。基于延迟锁相环技术［和连续时间积分器技术的时钟稳定电路，由于其鉴相器都是采用门电路实现，极大地限制了电路工作的速度。传统的基于差分脉宽控制环路技术［4－5］的时钟稳定电路避免了使用鉴相器带来的速度限制，但由于电荷泵充放电回路的不匹配以及基准电压的不稳定，带来了额外的时钟抖动。本文提出了一种新型的基于全差分连续时间积分器的时钟稳定电路，避免了使用门电路鉴相器带来的速度限制和电荷泵充放电电流不匹配引起的时钟抖动的增加，电路结构简单、输出时钟抖动低。

2电路结构及分析

本文设计的时钟稳定电路由占空比检测电路、占空比纠正电路、延迟级和输出时钟缓冲器组成。占空比检测电路将经过延迟级后的差分时钟信号占空比量化为Vctrl＋和Vctrl－两个电压信号，电压信号通过跨导放大器后产生Iop和Iom两个电流信号，电流信号控制经过时钟输入缓冲级后的时钟信号的共模电平，从而达到调整输出时钟占空比的目的。

2．1占空比检测

电路占空比检测电路是一个全差分连续时间积分器。其中，R和C分别是积分电阻和积分电容；CL为负载电容；OTA是一个共源共栅作输出级的两级运算放大器。左上虚框中为两级运算放大器的偏置电路，通过偏置电流源产生运算放大器需要的偏置电流。在两级运算放大器中，第1级由于采用了二极管方式连接的PMOS管MP1和MP2，导致增益较低，输出信号差分作用到共源共栅输出级，增益主要在输出级获得，输入级增益为［6］：Av1＝gmN1／gmP1（1）第2级的增益为：Av2＝gmP4［（gmP6rdsP6rdsP4）‖（gmN4rdsN4rdsN6）］（2）该运算放大器的主极点由输出级决定，因此具有很好的稳定性和较高的单位增益带宽。图3右下虚框中为两级运算放大器的共模反馈电路，其工作原理为：当输出电压共模电平升高时，MP7，MP8管的栅压升高，流过MP7，MP8管的电流减小；由于流过MP9，MP10管的电流恒定，则流过MP11，MP12管的电流增大；通过电流镜的作用，流过MN9，MN10管的电流也增大，从而使运算放大器的输出共模电平减小。反之，当输出电压共模电平降低时，通过共模反馈电路的调整，会使输出共模电平升高。假设连续时间积分器中的OTA为理想运算放大器，当运放建立后，积分器输出电压为：Vctrl＝Vctrl＋－Vctrl－＝－1RC∫T0（V＋o－V－o）dt（3）当输出时钟占空比大于50％时，在一个时钟周期T内，Vo＋高电平时间大于Vo－，Vctrl减小；当输出时钟占空比小于50％时，在一个时钟周期T内，Vo＋高电平时间小于Vo－，Vctrl增大；当输出时钟占空比等于50％时，在一个时钟周期T内，Vo＋高电平时间等于Vo－，Vctrl不再发生变化，电路达到稳定状态。

2．2占空比调整

电路占空比调整电路由跨导放大器和输入时钟缓冲器组成，跨导放大器电路如图4所示，输入时钟缓冲器电路如图5所示。差分控制电压信号Vctrl＋和Vctrl－通过MOS管MN8，MN9产生差分电流，电流被MP6，MP7管复制后流过MN4，MN5管，然后经电流镜镜像后产生流过MN6，MN7管的差分电流，这些差分电流用于调整输入时钟缓冲器的输出信号VOM和VOP的直流电平，从而调整延迟级电路输入时钟信号的共模电平。MP0，MP1和MN0管为电路提供偏置电流，MP4，MP5，MN3管以及电阻R1，R2构成的差分电路为输入差分对提供负反馈，从而提高电路的线性度。电路也被用于时钟稳定电路的延迟级和输出时钟缓冲器，为了减小电路的时钟抖动和降低输入信号的摆幅，输入管和尾电流源管均采用较大的宽长比。占空比调整电路的工作原理当输入时钟占空比不是50％时，由跨导放大器产生的差分电流使得输入时钟缓冲器输出的差分时钟信号直流电平提高有差异，从而改变延迟级电路输入差分时钟信号的共模电平，调整输出时钟占空比。

3仿真结果及分析

电路采用0．18μm标准CMOS工艺设计，利用CadenceSpectre仿真工具进行仿真，电源电压为1．8V，输入时钟信号频率为2GHz。当输入时钟占空比分别为20％，50％和80％时，时钟稳定电路输入时钟信号、控制信号及输出时钟信号的仿真波形分别如图7、图8和图9所示，输出时钟占空比分别被调整为49．78％，50．03％和50．80％。可以看出，本文设计的时钟稳定电路具有调整时钟信号占空比的功能，能将输入时钟信号占空比由20％～80％调整为50％±1％，满足电路设计的要求。为了分析时钟稳定电路输出时钟信号的周期稳定性，利用CadenceSpectre仿真工具对输出时钟信号的抖动进行了仿真，结果如图10所示。仿真得到的时钟抖动大小为131．053fs，满足超高速A／D转化器对内部时钟信号抖动的要求。

4结论

本文设计了一种基于全差分连续时间积分器的时钟稳定电路。电路采用0．18μm标准CMOS工艺实现，利用CadenceSpectre软件进行仿真，能将输入频率为2GHz、占空比为20％～80％的时钟信号调整为50％±1％，可以很好地抑制输出时钟信号的抖动，将抖动大小控制在131．053fs。该电路可应用在超高速A／D转换器中，用于调整内部时钟信号的占空比和抑制抖动。

作者：罗凯 朱璨 胡刚毅 单位：重庆大学